CN1211813A - 曝光图形掩模及其制造方法 - Google Patents

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Abstract

本发明提供了一种曝光图形掩模,包括一集成电路布线图形和一虚拟图形,所述集成电路布线图形由多个布线图形元素构成,所述虚拟图形由多个设置于所述布线图形元素末端附近的虚拟图形元素构成,该掩模可防止小尺寸布线图形元素曝光的失败。

Description

曝光图形掩模及其制造方法
本发明涉及一种除了具有一个布线图形之外还具有一个虚拟图形的曝光图形掩模以及这种曝光图形掩模的制造方法。
常规上是使用一个曝光图形掩模来形成一个集成电路的布线图形。然而，当曝光图形元素51的宽度降低到0.2到0.3微米的数量级时，如图10所示的图形52所示将出现曝光缺陷。即，该图形的一个末端部分将不能具有指定的宽度而变得比该图形元素的其它部分的宽度细一些。
为了防止出现这种缺陷，有一种方法是提供一个诸如图11A和11B所示的53和54的校正图形元素。通常这些校正图形元素具有比所设计的最小线宽稍小的宽度。
因此，对曝光图形缺陷的检验将变得相当困难。
而且，根据布线图形的密度，仅有一个校正图形元素可能还不够，或者是可能会在相邻图形元素之间有短路的情况发生。例如，当两个图形元素之间的距离(间隔宽度)小到0.2至0.3微米时，在曝光期间该间隔宽度将发生波动，从而可能如图12所示在两个图形元素之间产生短路。
虽然在理论上其能够根据图形(布线)密度来确定一个最优的校正图形元素，但实际上计算布线密度需要大量的时间及代价。
因此本发明的一个目的是提供一种能够在不引起曝光图形缺陷，即在一个末端部分上发生宽度降低或在图形元素之间产生短路的情况下生成一个布线图形的曝光图形掩模，以及这种掩模的制造方法。
为了实现上述目的，根据本发明的曝光图形掩模包括一个用于形成一个集成电路装置的布线图形的布线图形，及一个用于在该布线图形元素的末端部分附近形成虚拟图形的虚拟图形。
这里，该虚拟图形优选地在宽度等于或低于0.3微米的布线图形的线性元素的末端部分附近形成一个虚拟图形。另外，该虚拟图形优选地是一个宽度与上述线性元素相同的点形虚拟图形。
图1A所示为一个所需布线图形，图1B所示为增加了一个点形虚拟图形的所需布线图形。
图2所示为一个除了具有所需布线图形之外还具有一个虚拟图形的曝光图形掩模。
图3所示为根据本发明第一实施例的一种掩模制造方法的流程图。
图4所示为通过本发明第一实施例所获得的特征效果。
图5A所示为一个所需布线图形，图5B所示为一个具有一个缝隙形孔的布线图形。
图6所示为具有一个缝隙曝光图形的掩模。
图7所示为根据本发明第二实施例的一种掩模制造步骤的流程图。
图8A到8G所示为曝光图形掩模的制造步骤。
图9所示为通过本发明第二实施例所获得的特征效果。
图10所示为在一个常规布线图形中所引起的一个曝光缺陷。
图11A和11B所示为在布线图形元素的末端部分上形成的校正图形元素的常规示例。
图12所示为在两个相邻很短距离的图形元素之间发生短路情况的示意图。
接下来将参照附图对本发明的优选实施例进行说明。
首先，将给出第一实施例的具体说明。
图1A所示为一个用于照射光刻胶表面所需的布线图形103。
图2所示为一个具有一个与布线图形103相同但被放大了5倍的布线掩模图形503及一个虚拟掩模图形501的曝光图形掩模500。
掩模500具有一个透光区及一个遮光区。图2中的阴影区是遮光区。布线掩模图形503及虚拟掩模图形501均属于将被遮蔽的区域。即，该掩模500被应用到一种使用正片类型光敏材料的光刻胶。
与此相反，在使用一种负片类型光敏材料的光刻胶的情况中，布线掩模图形503及虚拟掩模图形501属于透光区。
上述掩模在形成图1所示的所需布线图形的同时还形成如图1B所示的点形虚拟图形元素101。
当多个图形元素彼此排列过于靠近时，该虚拟图形能防止由于曝光图形波动所经常导致的断路或短路。
该虚拟图形由多个虚拟图形元素501组成，其分别形成在每个由集成电路装置的最小设计宽度以线性形状形成的布线图形元素的末端部分的附近。当显现于一个电路板上时，该最小设计宽度通常为0.2到0.3微米。当宽度被减小到，比如，0.05微米时，该虚拟图形将呈现出更大的效果。
另外，虚拟图形还可由多个边长等于或接近上述线性元素宽度的正方形虚拟图形元素组成。而且，一个布线图形元素和一个虚拟图形元素之间的间隔也被设置为等于或接近上述线性元素的宽度。
另外，布线图形元素103被排列在一个以两倍于该线性段宽度的间隔形成的栅格上。曝光掩模500具有5倍于将被形成在实际电路上的图形元素尺寸的虚拟图形元素501。
接下来将参照图3对上述曝光掩模500的制造方法进行说明。
首先，将产生布线图形103的一个设置数据。接着，从该数据中取出一个关于宽度等于或低于0.3微米的线性段的图形元素的末端部分的数据。根据该数据，将一个位置数据分别设置给每个虚拟图形元素。利用关于布线图形103的设置数据及虚拟图形元素的位置数据，便可以制造出曝光掩模500。
布线图形的上述设置数据包括具有一个线性段的布线图形元素103的末端部分的位置数据及该线性段的一个宽度数据。
另外，该位置数据被设置以将布线图形元素103排列在一个在两个方向上以相同间隔形成的栅格。
另外，每个虚拟图形元素具有一个边长等于该线性段的相应末端部分的方形形状。
而且，所形成的每个虚拟图形元素与线性段的末端部分之间的距离为其宽度。
更具体地说，如图3所示，在步骤S1中，将产生所需布线图形103的设置数据。接着，在步骤S2中，将从布线图形元素的末端部分的位置坐标上采集一个数据。
接着，在步骤S3中，提取出宽度等于或低于0.3微米的线性段的末端部分一个坐标102(见图1B)。
接着，在步骤S4中，将根据末端部分的坐标102设置虚拟图形元素101的位置(即在末端部分的两侧和与该末端部分相对的一个位置上)的数据。
这里，虚拟图形元素101被设置为方形形状以形成一个由布线图形组成的曝光图形，并根据布线图形103的设置数据及虚拟图形101的位置数据形成一个虚拟图形。该掩模图形将5倍于最后将实际得到的布线图形。
根据本发明，其不再需要检测布线图形的密度。并且，与常规校正元素相比，远离布线图形排列的虚拟图形元素将不会带来短路的危险。
图4所示为对于一个常规产品，一个具有校正图形元素的常规产品，及一个根据本发明所制造的产品在没有短路(由一个黑圈所表示)和断路(由一个白圈所表示)的情况下的生产率。正如从图4中所能清楚看出的，本发明能够显著地提高具有一个多层高密度结构半导体集成电路装置的生产率。
现在将对本发明的第二实施例进行说明。
图5A所示为一个所需集成电路装置的布线图形403。该布线图形是利用一个如图6所示的曝光掩模600获得的。该曝光掩模600具有一个5倍于所需布线图形大小的布线图形603。
图5A中，布线图形403由相距一个距离410排列的图形元素403a和403b组成。当该距离410被减小到一个集成电路装置的最小设计值(即0.2到0.3微米)时，图形元素403a和403b在一次曝光中可能会部分地连在一起。为了防止出现这种情况，根据本发明，如图5B所示，一个缝隙形图形元素401被形成在宽度至少为0.3微米的图形元素403a和403b中的一个里。这将防止在图形元素403a和403b之间发生连接。
另外，曝光掩模600还具有一个透光区和一个遮光区。在图6中，阴影区为遮光区。布线图形603属于透光区而缝隙形图形属于遮光区。因此，该掩模600被用作使用一种负片光敏材料的光刻胶。
其应被注意的是在图5A和5B中，图形元素403a和403b被排列在一个间隔为0.2到0.3微米的栅格420上(图中省略了水平栅格线)。
更具体地说，布线图形403被定位在栅格线420上。而且，当一个布线图形元素被定位在几条栅格线上时，在栅格线最外层线及相邻栅格线之间将形成一个缝隙形图形元素401。
因为布线图形403被定位在栅格线420上，其将不会出现丢失必要布线图形元素的情况。
接下来将参照图7和图8对上述曝光掩模600的制造方法进行说明。
首先，生成所需布线图形403的一个设置数据以使其处于栅格线420上(步骤S1，图8A)。
从该设置数据中提取出一个第一布线图形元素403a和一个第二布线图形元素403b，其彼此分开有宽度为0.2到0.3微米的距离(步骤S2，图8B)。
接着，关于最靠近图形元素403b的一条第一栅格线420a的一个数据被提取出来(步骤S3，图8C)。
接着，属于第二布线图形元素403b的第二栅格线420b和与第二栅格线420b相邻的第三栅格线420c被提取出来。在第二栅格线420b和第三栅格线420c之间，产生一个第一数据404以形成一个宽度为0.2到0.3微米，长度等于第二图形元素403b的长度的缝隙形状(步骤S4，图8D)。
接着，根据布线图形元素403b的数据和第一数据404之间的重叠部分定义一个第二数据405(步骤S5，图8E，其中将第二数据表示为一个阴影部分)。
沿纵向将第二数据405的两端分别地减小0.2到0.3微米(步骤S6，图8F)。
接着，从关于布线图形元素403b的数据中除去与第二数据405相重叠的部分，以在第二栅格线420b和第三栅格线420c之间形成一个缝隙形图形元素401(步骤S7，图8G)。
最后，在步骤S8中，将根据按照上述步骤形成的布线图形403的设置数据形成一个曝光掩模600。
在上述说明中，对于第一布线图形元素403a，只有栅格线420a被提取出来。然而实际上，对夹在一个线性间隔中的所有相邻图形元素均执行该提取操作，而且对所有那些布线图形元素，步骤S3及其之后的操作均被执行。
在上述实施例中，一个缝隙被形成于第二图形元素403b中。当需要在第一图形元素403a中形成一个缝隙，将执行类似的操作。
其应被注意的是第一数据被提前设置为一个宽度等于或低于0.3微米的缝隙形。
另外，上述布线图形设置数据包括第一和第二图形元素的末端部分的位置坐标数据和每个图形元素的一个宽度数据。
这里，将设置该位置坐标数据以使上述第一和第二布线图形元素403a和403b定位于栅格线420上。第一和第二布线图形元素的宽度由所用栅格线420的数目所定义。假设线之间的间隔等于或低于0.6微米。
另外，如图5B所示，第一数据产生于第二栅格线420b和第三栅格线420c之间。
根据本发明的第二实施例，当两个布线图形元素403a和403b位于最小允许距离内且如果其中一个具有足够的宽度，缝隙图形元素401将被提供于稍宽的图形元素中。这将防止在曝光过程中在两个相邻图形元素之间产生间隔波动。
图9所示为在常规方法和本实施例中，在不产生短路的情况下的生产率。正如从图9中所能清楚看出的，根据本发明的实施例，其能够通过抑制在一个具有高密度结构的半导体集成电路装置中短路的发生而显著地增加生产率。
本发明可以通过其它不背离其精神或基本特征的具体形式来实施。因此这些实施例无论从哪一方面都应该被视为示例性的而非限制性的，本发明的范围由所附的权利要求而不是上述说明所指明，因此在这些权利要求的等价物的含义和范围之内的所有变化均被包括其中。
考虑到其完整性，专利将日本专利申请N0.09-252292(1997年9月17日入档)包括说明书，权利要求，附图和摘要在内的完整公开合并在一起。

Claims (29)

1．一种曝光图形掩模，其特征在于包括一个由多个布线图形元素组成的集成电路布线图形和一个由提供于所述布线图形元素末端附近的多个虚拟图形元素组成的虚拟图形。
2．如权利要求1所述的曝光图形掩模，其特征在于所述虚拟图形元素被提供于布线图形元素末端附近，当其显现于一个电路板时，其具有一个宽度等于或低于0.3微米的线性段。
3．如权利要求1所述的曝光图形掩模，其特征在于所述虚拟图形由多个点形虚拟图形元素组成。
4．如权利要求3所述的曝光图形掩模，其特征在于所述虚拟图形由多个其边长等于所述线性段宽度的方形虚拟图形元素组成。
5．如权利要求2所述的曝光图形掩模，其特征在于所述虚拟图形元素与所述线性段之间的距离等于所述线性段的所述宽度。
6．如权利要求1所述的曝光图形掩模，其特征在于所述布线图形元素被提供于一个在两个方向上以相同间隔形成的栅格上。
7．如权利要求6所述的曝光图形掩模，其特征在于当所述栅格显现在电路板上时，其间隔等于或低于0.6微米。
8．如权利要求1所述的曝光图形掩模，所述掩模具有一个透光区和一个遮光区，所述布线图形和所述虚拟图形均属于所述遮光区。
9．如权利要求1所述的曝光图形掩模，所述掩模具有一个透光区和一个遮光区，其特征在于所述布线图形和所述虚拟图形均属于所述透光区。
10．用于制造一种曝光图形掩模的方法，其包括由多个布线图形元素组成的一个布线图形和由多个虚拟图形元素组成的一个虚拟图形其特征在于包括如下步骤：
为所述布线图形生成一个数据；
从关于所述布线图形的数据中提取布线图形元素的末端，当显现于一个电路板上时，其具有一个宽度等于或低于0.3微米的线性段；
根据所提取出的末端设置所述虚拟图形元素的位置；及
从所述布线图形数据和所述虚拟图形元素位置数据中生成所述虚拟图形。
11．如权利要求10所述的方法，其特征在于所述布线图形数据包括一个末端位置数据和所述线性段的一个宽度数据。
12．如权利要求11所述的方法，其特征在于所述位置数据被设置以使所述布线图形的所述线性段被排列在一个具有相同间隔的栅格上。
13．如权利要求10所述的方法，其特征在于所述虚拟图形元素以一个其边长等于所述线性段的所述末端的所述宽度的方形形状形成。
14．如权利要求10所述的方法，其特征在于所述虚拟图形元素与所述线性段的相应末端之间的距离等于所述线性段的所述宽度。
15．包括一个由多个布线图形元素组成的集成电路布线图形的曝光图形掩模，其特征在于在以恒定距离彼此平行排列的两个布线图形元素中至少一个的一个末端部分处提供一个缝隙。
16．如权利要求15所述的曝光图形掩模，其特征在于当显现于电路板上时，所述恒定距离等于或低于0.3微米。
17．如权利要求15所述的曝光图形掩模，其特征在于当显现于电路板上时，所述缝隙的宽度等于或低于0.3微米。
18．如权利要求17所述的曝光图形掩模，其特征在于为当显现于电路板上时具有大于0.3微米宽度的布线图形元素提供了所述缝隙。
19．如权利要求15所述的曝光图形掩模，其特征在于所述布线图形元素被形成于在两个方向上具有相同间隔的栅格上。
20．权利要求15所述的曝光图形掩模，其特征在于当所述间隔显现于一个电路板上时其等于或低于0.6微米。
21．如权利要求15所述的曝光图形掩模，所述掩模具有一个透光区和一个遮光区，其特征在于所述布线图形属于所述遮光区，而所述缝隙属于所述透光区。
22．如权利要求1所述的曝光图形掩模，所述掩模具有一个透光区和一个遮光区，其特征在于所述布线图形属于所述透光区，而所述缝隙属于所述遮光区。
23．用于制造一种曝光图形掩模的方法，所述掩模具有一个由多个布线图形元素构成的布线图形，至少一个布线图形元素具有一个平行于相邻图形元素形成的缝隙图形，其特征在于包括如下步骤：
为所述布线图形生成一个设置数据；
从关于所述布线图形的所述设置数据中提取第一布线图形元素和第二布线图形元素，它们由一个具有恒定宽度的线性间隔彼此分隔开；
根据所述第一布线图形元素数据，在离所述布线图形元素末端一个预定距离远处产生一个第一虚拟数据；
通过所述第二布线图形元素数据与所述第一虚拟数据之间的一个重叠段定义一个第二虚拟数据；
在两端同时减小所述第二虚拟数据的长度以使其短于所述第二布线图形元素；
从所述第二布线图形元素中除去第二虚拟数据段以形成所述缝隙图形；及
从包括所述第一和所述第二布线图形元素的布线图形的所述设置数据中生成所述曝光图形掩模。
24．多个如权利要求23所述的方法，其特征在于当显现于电路板上时，所述第二虚拟数据在长度上被减小到短于0.3微米或小于所述第二布线图形元素。
25．如权利要求23所述的方法，其特征在于所述第一和第二布线图形元素的设置数据包括这些图形元素的末端部分的位置坐标数据。
26．如权利要求23所述的方法，其特征在于所述第一虚拟数据的宽度等于或低于0.3微米。
27．如权利要求23所述的方法，其特征在于所述位置坐标数据被设置使得所述第一和所述第二布线图形元素被定位于以相同间隔排列的栅格线上。
28．如权利要求27所述的方法，其特征在于当显现于电路板上时，所述栅格线间隔被设置为等于或低于0.6微米。
29．如权利要求27所述的方法，其特征在于如果位于第一栅格线上的所述第一图形元素的宽度小于位于两条或更多栅格线上的所述第二图形元素的宽度，则所述第一虚拟数据是在最外层栅格线(第二栅格线)与下一条线(第三栅格线)之间产生的。
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