CN1187692A - 布线部件和备有该布线部件的引线框 - Google Patents
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Abstract
本发明的目的是提供一种能适应树脂封装型半导体装置的小型化和低成本化的引线框。使引线框的板厚度的一部分小于导电金属板1的板厚度T的1/2,同时将引线分开配置在导电金属板1的两个面上,可使布线部分2和电极部分的间距变窄和进行微细的布线。
Description
本发明涉及用于半导体装置的布线部件和备有该布线部件的引线框。
近年来,随着半导体装置的高集成化、高密度化,半导体元件的输入输出端子的数目增加,同时向间距变窄的方向发展。
由于在构成半导体装置的半导体元件的表面上设置的半导体元件电极的大小或间距与在半导体装置的外部表面等上设置的外部电极的大小或间距不同,因此在半导体元件电极和半导体装置的外部电极之间进行导电连接的布线部件是必需的。迄今为止,作为布线部件,使用引线框或印刷布线基板等。如将使用了引线框的布线定义为在用金属布线等与半导体元件表面的半导体元件电极进行导电连接的第一电极部分和成为半导体装置的外部电极的第二电极部分之间进行连接的单层布线的话,则使用了布线基板的布线是使用在两面基板或多层基板的至少2层以上的面上形成的导电布线和在其不同的层中形成的导电布线之间进行导电连接的通孔,在用金属布线等与半导体元件电极进行导电连接的第一电极部分和成为半导体装置的外部电极的第二电极部分之间进行连接的多层布线。
图22是例如特开昭57-79652号公报中示出的使用了现有的布线基板的半导体装置的剖面图。在图中,8是半导体元件,9是在半导体元件的表面上形成的半导体元件电极,10是印刷布线基板,在其表面安装半导体元件8。11是在印刷布线基板10的表面上形成的导电布线,12是金属细线,13是通孔,14是在印刷布线基板10的背面形成的外部端子,15是封装树脂。在印刷布线基板10上安装半导体元件8并用封装树脂15进行封装的树脂封装型半导体装置中,设置在印刷布线基板10的上表面的导电布线11在半导体元件8的周边部分的一端通过金属细线12与在半导体元件8的表面上形成的半导体元件电极9进行导电连接,导电布线11的另一端通过通孔13与形成在印刷布线基板10的背面的外部端子14相连。
此外,图23是表示特开昭63-258048号公报中示出的使用现有的另一种布线基板的半导体装置的剖面图。在图中,8是半导体元件,9是在半导体元件的表面上形成的半导体元件电极,16是多层印刷布线基板,在其表面安装半导体元件8。11是在多层印刷布线基板16的表面上形成的导电布线,17是在多层印刷布线基板16的内层形成的内部布线,18是在多层印刷布线基板16的各层之间进行导电连接的盲孔,14是在多层印刷布线基板16的背面形成的外部端子,19是将在多层印刷布线基板16的表面上形成的导电布线11与半导体元件电极9进行导电连接的具有布线图形的带(TAB带),15是封装树脂。在多层印刷布线基板16上安装半导体元件8并用封装树脂15进行封装的树脂封装型半导体装置中,在多层印刷布线基板16上表面设置的导电布线11通过TAB带19与半导体元件电极9进行导电连接,而且导电布线11通过盲孔18和内部布线17连接到在背面形成的外部端子14。在特开昭63-258048号公报中示出的半导体装置中,由于使用具有内部布线17和盲孔18的多层印刷布线基板16和TAB带19,因此可安装端子数目比特开昭57-79652号公报中示出的半导体元件8的端子数目多的半导体元件8。
在使用布线基板作为在半导体元件表面的电极与半导体装置的外部电极之间进行导电连接的布线部件时,由于使用厚度为25微米~75微米的铜箔作为布线部分,因此可形成50微米~150微米的布线间距,同时由于为了形成焊锡凸点(bump)等而配置间距大的半导体装置的外部电极在与安装了半导体元件的面相对的一侧的面上形成,因此可实现半导体装置的小型化。
图24是表示使用现有的引线框的半导体装置的剖面图。在图中,8是半导体元件,9是在半导体元件的表面上形成的半导体元件电极,20是安装半导体元件的管心底座(die pad),21是在管心底座20上固定半导体元件的管心粘接树脂,4是引线框的第一电极部分,5是引线框的第二电极部分,2是引线框的布线部分,12是对半导体元件电极9与第一电极部分4进行导电连接的金属细线,15是对半导体元件进行封装的封装树脂,22是外部电路,23是用焊锡24等与第二电极部分5接合的、在外部电路上形成的电极。
此外,图25是用于说明使用现有的刻蚀加工形成引线框的方法的引线框的剖面图。在图中,1是厚度为125微米~200微米的导电金属板(引线框材料),3是具有预定的图形的刻蚀掩模,在导电金属板1的表面和背面形成相同的图形。2是贯通从两面进行刻蚀处理时没有被刻蚀掩模覆盖的部分的导电金属板1而形成的引线框的布线部分。由于现有的引线框用以上的那种方法来形成,因此在使用厚度为125微米的导电金属板1时,布线部分2的间隔约与导电金属板1的厚度尺寸相同是必要的,引线框的最小间距为板厚度的约2倍,即210微米-250微米,是为了得到刻蚀制造方面的保证的界限。
作为以往提出的减小引线框的间距的方法,如将与引线框的半导体元件电极进行焊丝键合(wire bonding)部分设为第一电极部分,与外部电路焊接的部分设为第二电极部分,在特开平2-45967号公报或特开平7-335804号公报等中示出,通过刻蚀减薄第一电极部分的板厚度以减小布线间隔的方法。图26是表示特开平7-335804号公报中示出的引线框的制造方法的工序图。在图中,1是引线框材料,即导电金属板,3a、3b是刻蚀掩模,4是第一电极部分,在导电金属板1的一个面上形成的刻蚀掩模3b具有用于形成第一电极部分4的形状的开口部分,在导电金属板1的另一个面上形成的刻蚀掩模3a具有把与形成第一电极部分4的部分相对一侧的整个面刻蚀成平坦状的开口部分。23是用刻蚀掩模3a刻蚀成平坦状的凹部,24是刻蚀阻挡层。首先,在导电金属板1的背面形成刻蚀掩模3a、3b(a),从两面进行刻蚀处理,在凹部23的深度达到导电金属板1的板厚度的2/3时暂时中止(b),在导电金属板1的具有凹部23的面的一侧形成刻蚀阻挡层24,使之不进行刻蚀(c)。其次,在具有用于形成导电金属板1的第一电极部分4的开口部分的面的一侧进行刻蚀处理,直到刻蚀到达刻蚀阻挡层24而形成第一电极部分4(d)。最后,将刻蚀阻挡层24和刻蚀掩模3a、3b剥离,形成引线框(e)。图27是表示这样形成的引线框的剖面图,如将导电金属板1的板厚度T设为150微米,则引线的第一电极部分4的板厚度T2为50微米,因此可减小引线间距。5是成为半导体装置的外部电极的第二电极部分,20是安装半导体元件的管心底座。
此外,在特开昭62-216257号公报或特开平6-232305号公报中提出了如图28所示的,在引线框材料、即导电金属板1的两面交替地形成刻蚀掩模3,在减薄引线的板厚度的同时在两面配置引线以减小引线间距的方法。但是,板厚度减薄了的引线存在下述缺点:刻蚀面交替地出现,将其原封不动地作为电极使用而与半导体元件进行焊丝键合时,在与粗糙的刻蚀表面间产生跳焊(stitch bond)剥落。
如上所述,在使用多层布线基板作为能适应半导体元件的输入输出端子数目(半导体元件电极数目)的增加和间距变窄的布线部件的情况下,虽然在尺寸方面能适应,但由于是通过钻孔加工来形成对布线基板的不同层中形成的布线进行导电连接的通孔或盲孔,因此存在下述问题:需要对布线基板进行保护,使之避免钻孔的破损或钻孔加工面的后处理、钻孔加工时使用的切削油或切削粉末的影响,因此成本变高。
此外,在使用引线框作为布线部件的情况下,虽然已提出了能适应引线的间距变窄的技术,但关于半导体装置的外部电极仍与以往一样,故存在下述问题:从间距小的第一电极部分到间距大的第二电极部分(外部电极)之间需要与以往一样的或比以往大的布线距离,同时为了形成焊锡凸点等需要大的配置间距、配置面积,故不能实现半导体装置的小型化。
本发明是为了解决上述的那样的问题而进行的,是打算用引线框和构成该引线框的布线部件来实现以往只能用多层布线基板来减小布线间隔的结构,其目的在于提供一种能适应半导体元件的多引出脚、窄的间距,进而能适应半导体装置的小型化和低成本化的布线部件和具有该布线部件的引线框。
本发明的布线部件中,由板状导电体形成与半导体元件的表面上形成的电极进行导电连接的第一电极部分、与外部电路上形成的电极进行导电连接的第二电极部分和将第一电极部分与第二电极部分结合起来的布线部分,同时将布线部分以小于第一电极部分或第二电极部分的一半的厚度来形成。
此外,将布线部分配置于板状导电体的单一的面的一侧。
或,将布线部分分散配置于板状导电体的两个面上。
此外,第一电极部分或第二电极部分的厚度与板状导电体的厚度相同。
或,第一电极部分和第二电极部分的某一个的厚度与板状导电体的厚度相同,而且另一个的厚度小于板状导电体的厚度的一半。
再有,对厚度小于板状导电体的厚度的一半的第一电极部分或第二电极部分通过冲压进行加工使表面平坦化。
用板状导电体形成与半导体元件的表面上形成的电极进行导电连接的第一电极部分、与外部电路上形成的电极进行导电连接的第二电极部分、将第一电极部分与第二电极部分结合起来的布线部分和在布线部分的一部分上形成的、将布线部分连系起来的结合部分,同时将第一电极部分、第二电极部分和布线部分的厚度以小于上述结合部分的一半的厚度来形成。
此外,结合部分是布线部分与具有宽度比布线部分宽的结构的第一电极部分或第二电极部分重叠的部分。
此外,将包含形成在相邻的布线部分上的第一电极部分或第二电极部分的结合部分配置成不在横向的一条线上排列。
此外,布线部分由板状导电体通过刻蚀加工而形成。
此外,第一电极部分或第二电极部分的至少一个表面没有进行刻蚀加工。
按照本发明引线框备有多个这种布线部件。
图1是表示本发明的实施例1的引线框的剖面图。
图2是表示本发明的实施例1的引线框的平面图。
图3是表示本发明的实施例1的引线框的剖面图。
图4是表示本发明的实施例1的引线框的剖面图。
图5是表示本发明的实施例1的引线框的引线部分的剖面图。
图6是表示本发明的实施例1的引线框的引线部分的剖面图。
图7是表示本发明的实施例2的引线框的引线部分的剖面图。
图8是表示本发明的实施例2的引线框的引线部分的剖面图。
图9是表示本发明的实施例3的引线框的引线部分的剖面图。
图10是表示本发明的实施例3的引线框的引线部分的剖面图。
图11是表示本发明的实施例4的引线框的引线部分的平面图。
图12是表示本发明的实施例4的引线框的引线部分的侧面图。
图13是表示本发明的实施例5的引线框的引线部分的平面图。
图14是表示本发明的实施例5的引线框的引线部分的侧面图。
图15是表示本发明的实施例5的引线框的引线部分的平面图。
图16是表示本发明的实施例6的引线框的引线部分的侧剖面图。
图17是表示本发明的实施例6的引线框的引线部分的斜视图。
图18是表示本发明的实施例6的引线框的引线部分的斜视图。
图19是表示本发明的实施例7的引线框的平面图。
图20是表示本发明的实施例7的引线框的剖面图。
图21是表示本发明的实施例7的引线框的第二电极部分的斜视图。
图22是表示现有的在印刷布线基板上安装了半导体元件的树脂封装型半导体装置的剖面图。
图23是表示现有的在印刷布线基板上安装了半导体元件的另一种树脂封装型半导体装置的剖面图。
图24是表示现有的使用了引线框的树脂封装型半导体装置的剖面图。
图25是表示现有的引线框的剖面图。
图26是表示现有的另一种引线框的制造方法的剖面图。
图27是表示现有的另一种引线框的剖面图。
图28是表示现有的再一种引线框的制造方法的剖面图。
实施例1
以下,参照附图说明作为本发明的一个实施例的引线框。
图1是表示本发明的引线框的结构的剖面图,图2是引线框的概略平面图。在图中,1是导电金属板(引线框材料),2是引线框的布线部分,4是用金属细线12等与在半导体元件8的表面上形成的电极9进行导电连接的第一电极部分,5是成为连接到由焊锡凸点构成的外部端子14的半导体装置的外部电极的第二电极部分,15是封装树脂,20是安装半导体元件8的管心底座,101是连接杆(tie bar),102是引线框架。
图3是表示本实施例的引线框的制造方法的剖面图。在图中,3是刻蚀掩模,T是导电金属板1的厚度,T1是从没有形成导电金属板1的布线部分2的面(背面)进行刻蚀的板厚度尺寸,T2是通过刻蚀使板厚度变薄的布线部分2的板厚度,M1是用于形成布线部分2的刻蚀掩模3的掩模图形,M2是用于形成布线部分2的间隔的刻蚀掩模3的开口部分,W1是通过掩模图形M1形成的布线部分2的板厚度方向上的中央部分的宽度,它只比掩模图形M1的尺寸小一个侧刻蚀的部分。W2是刻蚀形成的布线部分2的间隔,它只比开口部分M2的尺寸大侧刻蚀的部分。A、B是作为通过从布线部分2的下面、即导电金属板的背面一侧的刻蚀形成的面的图形端的刻蚀端部。通过在导电金属板1的两面形成具有预定图形的刻蚀掩模3,其次从两面同时进行刻蚀,在导电金属板1部分地被贯通从而得到预定的刻蚀端部A、B的时刻结束刻蚀,最后除去刻蚀掩模3而形成引线框。此时,从背面一侧算起的刻蚀尺寸T1大于导电金属板1的板厚度T的1/2,布线部分2的板厚度T2小于导电金属板1的板厚度T的1/2。
此外,在图3中,只在导电金属板1的一个面上配置布线部分2,但可如图4所示那样,通过在导电金属板1的两面上交替地配置第一面一侧的布线部分2a和第二面一侧的布线部分2b,进一步减小引线间距。在图中,2a是导电金属板1的第一面一侧的布线部分,2b是导电金属板1的第二面一侧的布线部分,M3是用于形成在导电金属板1的相同的面上形成的布线部分2a或2b的相互间的间隔的刻蚀掩模3的开口部分,W3是在导电金属板1的不同的面上形成的相邻的布线部分2a和2b的间隔。
图5和图6是本实施例的引线框的一条引线的剖面图。由于第一电极部分4和第二电极部分5在刻蚀工序时两面都被刻蚀掩模3所覆盖,第一电极部分4和第二电极部分5的板厚度与导电金属板1的板厚度相同。此外,连系第一电极部分4和第二电极部分5的布线部分2在刻蚀工序时用刻蚀掩模3保护其一个面,但由于从相对一侧的面进行刻蚀,故布线部分2的板厚度比第一电极部分4和第二电极部分5的板厚度薄。
此外,在图5中示出将第一电极部分4和第二电极部分5的结合面4a、5a配置于导电金属板1的同一面的一侧的情况,在图6中示出将第一电极部分4和第二电极部分5的结合面4a、5a配置于导电金属板1的不同面的一侧的情况,但由于第一电极部分4和第二电极部分5的两表面都是导电金属板1的未经刻蚀加工的平坦面,不产生键合的适应性方面的问题,故第一电极部分4和第二电极部分5的结合面可任意选定。
本实施例的引线框,通过从导电金属板1的两面进行刻蚀,使布线部分2的板厚度小于导电金属板1的板厚度的1/2,能以与布线部分2、2a、2b的板厚度T2相同的尺寸对布线部分2的间隔W2或布线部分2a与2b的间隔W3进行刻蚀加工,故即使引线间距如通常那样定为布线部分2的板厚度T2的2倍,也可小于导电金属板1的板厚度T。
如采用本发明,由于在引线框中可在第一电极部分4的内侧,即在管心底座20上安装的半导体元件8的背面一侧配置第二电极部分5,故可实现半导体装置的小型化。
再者,通过减薄布线部分2的板厚度T2,由于能以与布线部分2的板厚度T2相同的尺寸对布线部分2的间隔W2进行加工,故可减小引线间距,可进行微细的布线。此外,通过在导电金属板1的两面交替地配置第一面一侧的布线部分2a和第二面一侧的布线部分2b,可使在导电金属板1的不同的面上形成的相邻的布线部分2a与2b的间隔W3小于布线部分2的间隔W2,可进一步减小引线间距。再者,由于可任意地选定第一电极部分4和第二电极部分5的结合面,故可提高半导体元件电极和半导体装置的外部电极的配置结构的自由度。
实施例2
在实施例1中示出了第一电极部分4和第二电极部分5的板厚度与导电金属板1的板厚度相同的情况,但如图7和图8所示,通过在刻蚀工序时以与布线部分2相同的方式从一个面一侧对第二电极部分5进行刻蚀而使其板厚度减薄,可减小第二电极部分5相互间的配置间隔。
此外,图7中,将第二电极部分5的结合面5a配置于未经刻蚀的面一侧,但如图8所示,在需要将第二电极部分5的结合面5a配置于刻蚀面一侧时,通过将以往为了引线前端部分的平坦化而进行的冲压加工(压缩加工)应用于第二电极部分5,可使结合面达到平坦化,不会产生键合适应性方面的问题。但是,在通过冲压加工来减薄板厚度时,如将板厚度减薄前的板厚度设为T2,引线宽度设为W1,板减薄的量设为ΔT2,则ΔT2=εT2,增加的引线宽度=ν×(ΔT2/T2)×(W1),由于引线间隔减小量等于引线宽度增加量,故由冲压加工引起的板厚度的减薄必须定为使刻蚀表面的粗糙变得平坦化的那种程度。
如采用本实施例,由于可通过减薄第二电极部分5的板厚度来减小电极相互间的配置间隔,故可实现半导体装置的小型化。
实施例3
在实施例2中示出减薄第二电极部分5的情况,但如图9和图10所示,可通过在刻蚀工序时以与布线部分2相同的方式从一个面一侧对第一电极部分4进行刻蚀而减薄板厚度来减小第一电极部分4相互间的配置间隔。
此外,在图9中,将第一电极部分4的结合面4a配置于未经刻蚀的面一侧,但如图10所示,在需要将第一电极部分4的结合面4a配置于刻蚀面一侧时,与实施例2相同,可通过冲压加工使结合面平坦化,不会产生键合适应性方面的问题。
如采用本发明,通过减薄第一电极部分4的板厚度来减小电极相互间的配置间隔,可适应半导体元件的引出脚增加、间距变窄的趋势。
实施例4
图11和图12是表示本发明的实施例4的引线框的一条引线的平面图和侧面图。在图中,2a、2b是在引线框形成时从一个面一侧通过刻蚀使板厚度减薄的布线部分,2a是在导电金属板1的第一面一侧形成的布线部分,2b是在导电金属板1的第二面一侧形成的布线部分。4是第一电极部分,5是第二电极部分,第一电极部分4和第二电极部分5的板厚度都被减薄。6是第一面一侧的布线部分2a和第二面一侧的布线部分2b的结合部分,是在形成引线框的刻蚀工序中两面被刻蚀掩模所覆盖而未被刻蚀的部分。
如采用本实施例,由于结合部分6以外的引线部分通过从一个面一侧的刻蚀使板厚度减薄,故可进行微细的布线,此外,如图12所示,通过使用结合部分6,将第一电极部分4和布线部分2a配置于导电金属板1的第一面的一侧,将第二电极部分5和布线部分2b配置于导电金属板1的第二面的一侧,可进行立体的分散配置,故可实现布线的高密度化和半导体装置的小型化。
实施例5
在实施例4中将第一电极部分4、第二电极部分5和布线部分2a、2b配置于一条直线上,但如图13~图15所示,通过将连系第一电极部分4和第二电极部分5的布线部分2a、2b配置成在中途以直角改变方向,可将第一电极部分4和第二电极部分5配置于任意的位置上,这样可提高半导体元件电极和半导体装置的外部电极的配置结构的自由度,可实现半导体装置的进一步的小型化。
图13和图14示出可适用于第一电极部分4、第二电极部分5和布线部分2a、2b不在一条直线上的情况的引线的平面图和侧面图,此外,图15示出可适用于有必要将布线部分2a、2b配置成直角的情况的引线的斜视图。
如采用本实施例,由于可将第一电极部分4和第二电极部分5配置在任意位置上,故可提高半导体元件电极和半导体装置的外部电极的配置结构的自由度,可实现半导体装置的进一步的小型化。
实施例6
图16是表示本发明的实施例6的引线框的剖面图,图17和图18是图16中使用的引线框的一条引线的平面图和侧面图。由于图中的符号表示与图1中的符号相同的部分,故省略其说明。
如图16所示,在第一电极部分4和第二电极部分5接近的情况下,通过使用图17和18中示出的那种成コ字形的引线进行布线,可构成小型化的半导体装置。
实施例7
图19是表示本发明的实施例7的引线框的平面图,图20是沿图19的C-C线的剖面图,图21是第二电极部分5的斜视图。布线部分2形成于引线框材料的第二面的一侧,第二电极部分5形成于第一面的一侧。在布线部分2和第二电极部分5重叠的部分中,如图21所示,在第一面的一侧通过刻蚀形成作为第二电极部分5的形状的圆形等的图形,在第二面的一侧通过刻蚀形成布线图形。其他的构成与实施例4相同,本实施例示出在图11中示出的结合部分6上形成第二电极部分5的情况。
如采用本实施例,由于在不同的面上形成宽度比布线部分2宽的第二电极部分5和布线部分2,而且在第二电极部分5之间至少配置一条以上的布线部分2,这样使宽度较宽的第二电极部分5不配置于横向的一条线上,故为了形成第二电极部分5可不扩展布线部分2的间隔,可实现布线的高密度化和半导体装置的小型化。
实施例8
在实施例7中,示出将第二电极部分5与布线部分2重叠而形成的情况,而通过在不同的面上形成第一电极部分4和布线部分2,而且在第一电极部分4之间配置布线部分2,这样使第一电极部分4不配置于横向的一条线上,可适应半导体元件电极的间距变窄的趋势。
如以上所述,按照本发明,作为在半导体元件电极与半导体装置的外部电极之间进行导电连接的布线部件,根据需要将引线的板厚度作成小于引线框材料的板厚度的1/2,可进行微细的布线,同时,通过使用在引线框材料的两面配置布线和电极部分的引线框,可适应半导体元件的引出脚增加和间距变窄的趋势,同时,通过将外部电极配置于半导体元件的背面一侧,可实现半导体装置的小型化和低成本化。
Claims (12)
1.一种布线部件,其特征在于:用板状导电体形成与半导体元件的表面上形成的电极进行导电连接的第一电极部分、与外部电路上形成的电极进行导电连接的第二电极部分和将所述第一电极部分与所述第二电极部分结合起来的布线部分,同时将所述布线部分以小于所述第一电极部分或第二电极部分的一半的厚度来形成。
2.根据权利要求1所述的布线部件,其特征在于:将布线部分配置于板状导电体的单一的面的一侧。
3.根据权利要求1所述的布线部件,其特征在于:将布线部分分散配置于板状导电体的两个面上。
4.根据权利要求1~3的任一项所述的布线部件,其特征在于:第一电极部分或第二电极部分的厚度与板状导电体的厚度相同。
5.根据权利要求1~3的任一项所述的布线部件,其特征在于:第一电极部分和第二电极部分的任一个的厚度与板状导电体的厚度相同,而且另一个的厚度小于板状导电体的厚度的一半。
6.根据权利要求5所述的布线部件,其特征在于:对厚度小于板状导电体的厚度的一半的第一电极部分或第二电极部分通过冲压进行加工使表面平坦化。
7.一种布线部件,其特征在于:用板状导电体形成与半导体元件的表面上形成的电极进行导电连接的第一电极部分、与外部电路上形成的电极进行导电连接的第二电极部分、将所述第一电极部分与所述第二电极部分结合起来的布线部分和在所述布线部分的一部分上形成的、将该布线部分连系起来的结合部分,同时将第一电极部分、第二电极部分和布线部分的厚度以小于上述结合部分的一半的厚度来形成。
8.根据权利要求7所述的布线部件,其特征在于:结合部分是布线部分与具有宽度比布线部分宽的结构的第一电极部分或第二电极部分重叠的部分。
9.根据权利要求8所述的布线部件,其特征在于:将包含在相邻的布线部分上形成的第一电极部分或第二电极部分的结合部分配置成不在横向的一条线上排列。
10.根据权利要求1~9的任一项所述的布线部件,其特征在于:布线部分由板状导电体通过刻蚀加工而形成。
11.根据权利要求1~9的任一项所述的布线部件,其特征在于:第一电极部分或第二电极部分的至少一个表面没有进行刻蚀加工。
12.一种引线框,其特征在于:备有多个权利要求1~11的任一项所述的布线部件。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1300832C (zh) * | 2003-03-13 | 2007-02-14 | 精工爱普生株式会社 | 电子装置的制造方法及芯片载架 |
CN1314113C (zh) * | 2002-06-28 | 2007-05-02 | 矽品精密工业股份有限公司 | 防止管脚短路的导线架及具有该导线架的半导体封装件的制法 |
CN100449932C (zh) * | 2004-04-28 | 2009-01-07 | 雅马哈发动机株式会社 | 电源组件和使用该组件的电动输送机 |
CN102024799A (zh) * | 2009-09-09 | 2011-04-20 | 株式会社日立制作所 | 半导体装置 |
Families Citing this family (94)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6143981A (en) | 1998-06-24 | 2000-11-07 | Amkor Technology, Inc. | Plastic integrated circuit package and method and leadframe for making the package |
US6281568B1 (en) * | 1998-10-21 | 2001-08-28 | Amkor Technology, Inc. | Plastic integrated circuit device package and leadframe having partially undercut leads and die pad |
JP2000164788A (ja) | 1998-11-20 | 2000-06-16 | Anam Semiconductor Inc | 半導体パッケ―ジ用リ―ドフレ―ムとこれを用いた半導体パッケ―ジ及びその製造方法 |
US6077766A (en) * | 1999-06-25 | 2000-06-20 | International Business Machines Corporation | Variable thickness pads on a substrate surface |
US6580159B1 (en) | 1999-11-05 | 2003-06-17 | Amkor Technology, Inc. | Integrated circuit device packages and substrates for making the packages |
US6847103B1 (en) | 1999-11-09 | 2005-01-25 | Amkor Technology, Inc. | Semiconductor package with exposed die pad and body-locking leadframe |
US6639308B1 (en) | 1999-12-16 | 2003-10-28 | Amkor Technology, Inc. | Near chip size semiconductor package |
KR100583494B1 (ko) | 2000-03-25 | 2006-05-24 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
KR100559664B1 (ko) | 2000-03-25 | 2006-03-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
US7042068B2 (en) | 2000-04-27 | 2006-05-09 | Amkor Technology, Inc. | Leadframe and semiconductor package made using the leadframe |
JP3883784B2 (ja) * | 2000-05-24 | 2007-02-21 | 三洋電機株式会社 | 板状体および半導体装置の製造方法 |
US6556454B1 (en) * | 2000-10-31 | 2003-04-29 | Agilent Technologies, Inc. | High density contact arrangement |
KR20020058209A (ko) | 2000-12-29 | 2002-07-12 | 마이클 디. 오브라이언 | 반도체패키지 |
KR100731007B1 (ko) | 2001-01-15 | 2007-06-22 | 앰코 테크놀로지 코리아 주식회사 | 적층형 반도체 패키지 |
US6605865B2 (en) | 2001-03-19 | 2003-08-12 | Amkor Technology, Inc. | Semiconductor package with optimized leadframe bonding strength |
US6545345B1 (en) | 2001-03-20 | 2003-04-08 | Amkor Technology, Inc. | Mounting for a package containing a chip |
KR100393448B1 (ko) | 2001-03-27 | 2003-08-02 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조 방법 |
KR100369393B1 (ko) | 2001-03-27 | 2003-02-05 | 앰코 테크놀로지 코리아 주식회사 | 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법 |
US6756658B1 (en) | 2001-04-06 | 2004-06-29 | Amkor Technology, Inc. | Making two lead surface mounting high power microleadframe semiconductor packages |
DE10124970B4 (de) * | 2001-05-21 | 2007-02-22 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte, Systemträger und Verfahren zu deren Herstellung |
JP2003031752A (ja) * | 2001-07-11 | 2003-01-31 | Sony Corp | リードフレーム、半導体装置、およびその製造方法 |
US7102216B1 (en) | 2001-08-17 | 2006-09-05 | Amkor Technology, Inc. | Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making |
DE10147375B4 (de) * | 2001-09-26 | 2006-06-08 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zur Herstellung desselben |
DE10147376B4 (de) * | 2001-09-26 | 2009-01-15 | Infineon Technologies Ag | Elektronisches Bauteil und Systemträger sowie Verfahren zur Herstellung derselben |
US6611047B2 (en) | 2001-10-12 | 2003-08-26 | Amkor Technology, Inc. | Semiconductor package with singulation crease |
US6686651B1 (en) | 2001-11-27 | 2004-02-03 | Amkor Technology, Inc. | Multi-layer leadframe structure |
US6798046B1 (en) | 2002-01-22 | 2004-09-28 | Amkor Technology, Inc. | Semiconductor package including ring structure connected to leads with vertically downset inner ends |
US6885086B1 (en) | 2002-03-05 | 2005-04-26 | Amkor Technology, Inc. | Reduced copper lead frame for saw-singulated chip package |
US6608366B1 (en) | 2002-04-15 | 2003-08-19 | Harry J. Fogelson | Lead frame with plated end leads |
US6627977B1 (en) | 2002-05-09 | 2003-09-30 | Amkor Technology, Inc. | Semiconductor package including isolated ring structure |
US6841414B1 (en) | 2002-06-19 | 2005-01-11 | Amkor Technology, Inc. | Saw and etch singulation method for a chip package |
US6867071B1 (en) | 2002-07-12 | 2005-03-15 | Amkor Technology, Inc. | Leadframe including corner leads and semiconductor package using same |
US6818973B1 (en) | 2002-09-09 | 2004-11-16 | Amkor Technology, Inc. | Exposed lead QFP package fabricated through the use of a partial saw process |
US6905914B1 (en) | 2002-11-08 | 2005-06-14 | Amkor Technology, Inc. | Wafer level package and fabrication method |
US7723210B2 (en) | 2002-11-08 | 2010-05-25 | Amkor Technology, Inc. | Direct-write wafer level chip scale package |
US6798047B1 (en) | 2002-12-26 | 2004-09-28 | Amkor Technology, Inc. | Pre-molded leadframe |
US6847099B1 (en) | 2003-02-05 | 2005-01-25 | Amkor Technology Inc. | Offset etched corner leads for semiconductor package |
US6750545B1 (en) | 2003-02-28 | 2004-06-15 | Amkor Technology, Inc. | Semiconductor package capable of die stacking |
US6794740B1 (en) | 2003-03-13 | 2004-09-21 | Amkor Technology, Inc. | Leadframe package for semiconductor devices |
JP2007088042A (ja) * | 2005-09-20 | 2007-04-05 | Tdk Corp | Ptc素子及びその製造方法 |
US7507603B1 (en) | 2005-12-02 | 2009-03-24 | Amkor Technology, Inc. | Etch singulated semiconductor package |
US7572681B1 (en) | 2005-12-08 | 2009-08-11 | Amkor Technology, Inc. | Embedded electronic component package |
JP4735249B2 (ja) * | 2005-12-27 | 2011-07-27 | ヤマハ株式会社 | 半導体装置、リードフレーム及び半導体装置の製造方法 |
US7902660B1 (en) | 2006-05-24 | 2011-03-08 | Amkor Technology, Inc. | Substrate for semiconductor device and manufacturing method thereof |
US7968998B1 (en) | 2006-06-21 | 2011-06-28 | Amkor Technology, Inc. | Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package |
US7687893B2 (en) | 2006-12-27 | 2010-03-30 | Amkor Technology, Inc. | Semiconductor package having leadframe with exposed anchor pads |
US7829990B1 (en) | 2007-01-18 | 2010-11-09 | Amkor Technology, Inc. | Stackable semiconductor package including laminate interposer |
US7982297B1 (en) | 2007-03-06 | 2011-07-19 | Amkor Technology, Inc. | Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same |
US7977774B2 (en) | 2007-07-10 | 2011-07-12 | Amkor Technology, Inc. | Fusion quad flat semiconductor package |
US7687899B1 (en) | 2007-08-07 | 2010-03-30 | Amkor Technology, Inc. | Dual laminate package structure with embedded elements |
US7777351B1 (en) | 2007-10-01 | 2010-08-17 | Amkor Technology, Inc. | Thin stacked interposer package |
US8089159B1 (en) | 2007-10-03 | 2012-01-03 | Amkor Technology, Inc. | Semiconductor package with increased I/O density and method of making the same |
US7847386B1 (en) | 2007-11-05 | 2010-12-07 | Amkor Technology, Inc. | Reduced size stacked semiconductor package and method of making the same |
US7956453B1 (en) | 2008-01-16 | 2011-06-07 | Amkor Technology, Inc. | Semiconductor package with patterning layer and method of making same |
US7723852B1 (en) | 2008-01-21 | 2010-05-25 | Amkor Technology, Inc. | Stacked semiconductor package and method of making same |
US8067821B1 (en) | 2008-04-10 | 2011-11-29 | Amkor Technology, Inc. | Flat semiconductor package with half package molding |
US7768135B1 (en) | 2008-04-17 | 2010-08-03 | Amkor Technology, Inc. | Semiconductor package with fast power-up cycle and method of making same |
US7808084B1 (en) | 2008-05-06 | 2010-10-05 | Amkor Technology, Inc. | Semiconductor package with half-etched locking features |
US8125064B1 (en) | 2008-07-28 | 2012-02-28 | Amkor Technology, Inc. | Increased I/O semiconductor package and method of making same |
US8184453B1 (en) | 2008-07-31 | 2012-05-22 | Amkor Technology, Inc. | Increased capacity semiconductor package |
US7847392B1 (en) | 2008-09-30 | 2010-12-07 | Amkor Technology, Inc. | Semiconductor device including leadframe with increased I/O |
US7989933B1 (en) | 2008-10-06 | 2011-08-02 | Amkor Technology, Inc. | Increased I/O leadframe and semiconductor device including same |
US8008758B1 (en) | 2008-10-27 | 2011-08-30 | Amkor Technology, Inc. | Semiconductor device with increased I/O leadframe |
US8089145B1 (en) | 2008-11-17 | 2012-01-03 | Amkor Technology, Inc. | Semiconductor device including increased capacity leadframe |
US8072050B1 (en) | 2008-11-18 | 2011-12-06 | Amkor Technology, Inc. | Semiconductor device with increased I/O leadframe including passive device |
US7875963B1 (en) | 2008-11-21 | 2011-01-25 | Amkor Technology, Inc. | Semiconductor device including leadframe having power bars and increased I/O |
US7982298B1 (en) | 2008-12-03 | 2011-07-19 | Amkor Technology, Inc. | Package in package semiconductor device |
US8487420B1 (en) | 2008-12-08 | 2013-07-16 | Amkor Technology, Inc. | Package in package semiconductor device with film over wire |
US8680656B1 (en) | 2009-01-05 | 2014-03-25 | Amkor Technology, Inc. | Leadframe structure for concentrated photovoltaic receiver package |
US20170117214A1 (en) | 2009-01-05 | 2017-04-27 | Amkor Technology, Inc. | Semiconductor device with through-mold via |
US8058715B1 (en) | 2009-01-09 | 2011-11-15 | Amkor Technology, Inc. | Package in package device for RF transceiver module |
US8026589B1 (en) | 2009-02-23 | 2011-09-27 | Amkor Technology, Inc. | Reduced profile stackable semiconductor package |
US7960818B1 (en) | 2009-03-04 | 2011-06-14 | Amkor Technology, Inc. | Conformal shield on punch QFN semiconductor package |
US8575742B1 (en) | 2009-04-06 | 2013-11-05 | Amkor Technology, Inc. | Semiconductor device with increased I/O leadframe including power bars |
US8796561B1 (en) | 2009-10-05 | 2014-08-05 | Amkor Technology, Inc. | Fan out build up substrate stackable package and method |
US8937381B1 (en) | 2009-12-03 | 2015-01-20 | Amkor Technology, Inc. | Thin stackable package and method |
US9691734B1 (en) | 2009-12-07 | 2017-06-27 | Amkor Technology, Inc. | Method of forming a plurality of electronic component packages |
US8324511B1 (en) | 2010-04-06 | 2012-12-04 | Amkor Technology, Inc. | Through via nub reveal method and structure |
US8294276B1 (en) | 2010-05-27 | 2012-10-23 | Amkor Technology, Inc. | Semiconductor device and fabricating method thereof |
US8440554B1 (en) | 2010-08-02 | 2013-05-14 | Amkor Technology, Inc. | Through via connected backside embedded circuit features structure and method |
US8487445B1 (en) | 2010-10-05 | 2013-07-16 | Amkor Technology, Inc. | Semiconductor device having through electrodes protruding from dielectric layer |
US8791501B1 (en) | 2010-12-03 | 2014-07-29 | Amkor Technology, Inc. | Integrated passive device structure and method |
US8674485B1 (en) | 2010-12-08 | 2014-03-18 | Amkor Technology, Inc. | Semiconductor device including leadframe with downsets |
US8390130B1 (en) | 2011-01-06 | 2013-03-05 | Amkor Technology, Inc. | Through via recessed reveal structure and method |
US8648450B1 (en) | 2011-01-27 | 2014-02-11 | Amkor Technology, Inc. | Semiconductor device including leadframe with a combination of leads and lands |
TWI557183B (zh) | 2015-12-16 | 2016-11-11 | 財團法人工業技術研究院 | 矽氧烷組成物、以及包含其之光電裝置 |
US8866278B1 (en) | 2011-10-10 | 2014-10-21 | Amkor Technology, Inc. | Semiconductor device with increased I/O configuration |
US8552548B1 (en) | 2011-11-29 | 2013-10-08 | Amkor Technology, Inc. | Conductive pad on protruding through electrode semiconductor device |
US9704725B1 (en) | 2012-03-06 | 2017-07-11 | Amkor Technology, Inc. | Semiconductor device with leadframe configured to facilitate reduced burr formation |
US9048298B1 (en) | 2012-03-29 | 2015-06-02 | Amkor Technology, Inc. | Backside warpage control structure and fabrication method |
US9129943B1 (en) | 2012-03-29 | 2015-09-08 | Amkor Technology, Inc. | Embedded component package and fabrication method |
KR101486790B1 (ko) | 2013-05-02 | 2015-01-28 | 앰코 테크놀로지 코리아 주식회사 | 강성보강부를 갖는 마이크로 리드프레임 |
KR101563911B1 (ko) | 2013-10-24 | 2015-10-28 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 |
US9673122B2 (en) | 2014-05-02 | 2017-06-06 | Amkor Technology, Inc. | Micro lead frame structure having reinforcing portions and method |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5779652A (en) * | 1980-11-05 | 1982-05-18 | Nec Corp | Resin-sealed semiconductor device |
JPS62216257A (ja) * | 1986-03-17 | 1987-09-22 | Shinko Electric Ind Co Ltd | リ−ドフレ−ムの製造方法 |
JP2722451B2 (ja) * | 1987-04-15 | 1998-03-04 | 三菱電機株式会社 | 半導体装置 |
US5202752A (en) * | 1990-05-16 | 1993-04-13 | Nec Corporation | Monolithic integrated circuit device |
US5216278A (en) * | 1990-12-04 | 1993-06-01 | Motorola, Inc. | Semiconductor device having a pad array carrier package |
JPH04284661A (ja) * | 1991-03-13 | 1992-10-09 | Toshiba Corp | 半導体装置 |
JP2850606B2 (ja) * | 1991-11-25 | 1999-01-27 | 富士電機株式会社 | トランジスタモジュール |
JPH06232305A (ja) * | 1993-02-05 | 1994-08-19 | Toshiba Corp | リ−ドフレ−ムの製造方法 |
JP2560974B2 (ja) * | 1993-06-04 | 1996-12-04 | 日本電気株式会社 | 半導体装置 |
JPH07254673A (ja) * | 1994-03-15 | 1995-10-03 | Fujitsu Ltd | リードフレームの製造方法 |
JPH07335804A (ja) * | 1994-06-14 | 1995-12-22 | Dainippon Printing Co Ltd | リードフレーム及びリードフレームの製造方法 |
JP2992985B2 (ja) * | 1994-07-12 | 1999-12-20 | 凸版印刷株式会社 | リードフレーム及びその製造方法 |
JPH08125102A (ja) * | 1994-10-24 | 1996-05-17 | Dainippon Printing Co Ltd | リードフレーム |
JPH08148603A (ja) * | 1994-11-22 | 1996-06-07 | Nec Kyushu Ltd | ボールグリッドアレイ型半導体装置およびその製造方法 |
-
1997
- 1997-01-09 JP JP00231097A patent/JP3538290B2/ja not_active Expired - Fee Related
- 1997-06-07 TW TW086107887A patent/TW374232B/zh not_active IP Right Cessation
- 1997-07-03 US US08/888,107 patent/US5786639A/en not_active Expired - Lifetime
- 1997-07-29 KR KR1019970035859A patent/KR100249326B1/ko not_active IP Right Cessation
- 1997-08-11 DE DE19734794A patent/DE19734794B4/de not_active Expired - Fee Related
- 1997-10-29 CN CN97121536A patent/CN1127764C/zh not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1314113C (zh) * | 2002-06-28 | 2007-05-02 | 矽品精密工业股份有限公司 | 防止管脚短路的导线架及具有该导线架的半导体封装件的制法 |
CN1300832C (zh) * | 2003-03-13 | 2007-02-14 | 精工爱普生株式会社 | 电子装置的制造方法及芯片载架 |
US7320902B2 (en) | 2003-03-13 | 2008-01-22 | Seiko Epson Corporation | Electronic device and method of manufacturing the same, chip carrier, circuit board, and electronic instrument |
US7611925B2 (en) | 2003-03-13 | 2009-11-03 | Seiko Epson Corporation | Electronic device and method of manufacturing the same, chip carrier, circuit board, and electronic instrument |
CN100449932C (zh) * | 2004-04-28 | 2009-01-07 | 雅马哈发动机株式会社 | 电源组件和使用该组件的电动输送机 |
CN102024799A (zh) * | 2009-09-09 | 2011-04-20 | 株式会社日立制作所 | 半导体装置 |
Also Published As
Publication number | Publication date |
---|---|
US5786639A (en) | 1998-07-28 |
DE19734794A1 (de) | 1998-07-16 |
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