CN1314113C - 防止管脚短路的导线架及具有该导线架的半导体封装件的制法 - Google Patents

防止管脚短路的导线架及具有该导线架的半导体封装件的制法 Download PDF

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Abstract

一种防止管脚短路之导线架及具有该导线架的半导体封装件的制法，是于各管脚位于导线架边缘处的部位形成一减厚部，使相邻管脚的减厚部呈交叉方式设置。此种交叉设置方式使管脚减厚部间的距离(Pitch)大幅增加，如此得以避免于切单作业中进行管脚切割时，相邻管脚因切割毛边(Burr)延展造成管脚桥接(Bridge)进而短路(Short)等缺点，故得显著提升封装件切单作业的品质，并确保产品优良率及可靠性。

Description

防止管脚短路的导线架及具有该导线架的半导体封装件的制法
技术领域
本发明是有关一种导线架及具有该导线架的半导体封装件的制法，特别是关于四方形平面无管脚(Quad Flat Non-lead，QFN)半导体封装件的导线架，以及具有该导线架的半导体封装件的制法。
背景技术
一般四方形平面无管脚半导体封装件的基本架构，包括承载至少一芯片于一导线架的芯片座上，并形成焊线等导电组件以供该芯片电性连接至围绕该芯片座的管脚上，再以封装树脂形成用以包覆芯片、焊线及导线架的封装胶体。如其命名，此种半导体封装件的特征在于未设置有外管脚，即未形成有如现有四方形平面封装件(Quad FlatPackage，QFP)中用以与外界电性连接的外露管脚，如此可以缩小半导体封装件的尺寸。再者，在这种无外管脚半导体封装件中，芯片座及管脚的底面外露出封装胶体之外，使半导体封装件得由该外露表面直接与外界装置如印刷电路板(Printed Circuit Board，PCB)电性连接，而无需于半导体封装件上，再植接焊球或焊块等导电组件作为与外界电性连接的媒介，故得以简化制造过程并降低制作成本。
然上述传统四方形平面无管脚半导体封装件仍具有诸多缺点，例如，封装胶体与导线架间的结合强度不足、相邻管脚于切割时易发生桥接接(Bridge)现象等。由于芯片座及管脚部份表面外露而无法完全为封装胶体所包覆，故易造成因封装胶体与导线架间的结合强度不足，而于封装胶体与芯片座或与管脚间发生分层(Delamination)现象，导致封装件可靠性受损。
针对此缺陷，美国专利案第6,081,029号提出如附图6A所示的半导体封装件1，类似传统四方形平面无管脚半导体封装件，该半导体封装件1具有一导线架10，其芯片座11上承载有至少一芯片12，该芯片12借多条焊线13电性连接至管脚14，此组件包覆于一封装胶体15中，并外露出该芯片座11及管脚14的部份底部于封装胶体15外。其不同处在于，这种半导体封装件1的芯片座11底部边缘形成有阶梯部110，即一凹陷处，此凹陷的阶梯部110使部份封装胶体15得填充于其凹陷部位，故而增加芯片座11与封装胶体15间的接触面积并加强其间的结合强度，降低分层现象的发生。
如附图7A所示，美国专利案第6,229,200号发明一半导体封装件2，其承载至少一芯片22于导线架20的芯片座21上，并形成多条焊线23用以电性连接该芯片22至管脚24上，再以一封装胶体25包覆以上组件于其中，使芯片座21及管脚24的底面外露出封装胶体25外。亦如前述半导体封装件1，于芯片座21的底部边缘形成有阶梯部210，用以强化芯片座21与封装胶体25间的结合强度；此外，还于管脚24邻近于芯片座21的端部底面亦形成有阶梯部240，同理，此阶梯部240得以使部份封装胶体25填充于其凹陷部位，使管脚24与封装胶体25间的接触面积及结合强度得以增加，进一步降低分层现象的发生，确保封装件可靠性。
然而，上述专利所发明的封装结构仍具有管脚发生桥接现象之虞。封装件切单(Singulation)作业中，由于导线架是以金属材质制成，于切割管脚时，管脚常因金属沾附切割刀具，导致切割毛边(Burr)产生。如附图6B及附图7B所示，由于半导体封装件1、2的管脚14、24的厚度相当且排列紧密，故相邻管脚间易因切割毛边沿切割方向(图中箭头所示)延展(如图中局部放大区域所示)，造成管脚桥接进而产生短路(Short)现象，严重损害切单作业品质及产品优良率。
因此，如何有效解决因管脚切割毛边延展造成管脚桥接进而短路的问题，以确保封装件品质及可靠性，实为当务之急。
发明内容
本发明的主要目的在于提供一种导线架及具有该导线架的半导体封装件的制法，使管脚间的距离增加，避免于切割管脚时产生管脚桥接及短路现象，故得以提升封装件切单作业的品质，并确保产品优良率及可靠性。
为达成上述及其它目的，本发明发明一防止管脚短路的导线架及具有该导线架的半导体封装件的制法。
本发明的防止管脚短路的导线架是包括多条由其边缘朝中心延伸的管脚，各该管脚具有一上表面及一相对的下表面，且各该管脚位于导线架边缘处的端部形成有一减厚部，使一管脚的减厚部为去除该管脚端部的上表面处一预定厚度而形成，一与其相邻的管脚的减厚部则为去除该管脚端部的下表面处一预定厚度而形成，使各该管脚的减厚部具有小于管脚其它部份的厚度，其中该减厚部位于形成该导线架的切割路径中。
具有前述导线架的半导体封装件的制法，是包括下列步骤：制备一导线架片，是由多条呈数组排列的导线架及多条连接相邻导线架的连接部所构成，各该导线架具有一位于中心位置的芯片座，及多条由导线架边缘朝中心延伸并围绕该芯片座的管脚，使该管脚与相邻导线架的管脚相对应的连接部相连接，同时，各该管脚具有一上表面与一相对的下表面以及一位于导线架边缘处并与连接部相连的端部，于各该管脚的端部及与其相连的连接部部份一并去除一预定厚度，使各该管脚的端部形成一减厚部，其中，一管脚的减厚部为去除该管脚端部的上表面处的该预定厚度而形成，一与其相邻的管脚的减厚部则为去除该管脚端部的下表面处的该预定厚度而形成，使各该管脚的减厚部具有小于管脚其它部份的厚度；接置至少一芯片于各该导线架的芯片座上；形成多条导电组件，用以电性连接该芯片至对应的管脚；形成一封装胶体于各该导线架上，用以包覆对应的芯片、导电组件、芯片座及管脚，使该管脚的下表面外露出该封装胶体；以及进行一切单作业，且其切割路径通过该减厚部，用以切除该连接部，使各该管脚一个个分离，从而分离出个别半导体封装件。
综上所述，本发明的特征在于各管脚位于导线架边缘处的端部形成一减厚部，并且相邻管脚的减厚部是彼此形成于其端部的上或下表面，使管脚的减厚部呈交叉方式设置。此种结构设计具有诸多优点，由于交叉方式设置的减厚部使管脚间的距离(Pitch)大幅增加(约可增加为原来的三倍距离)，如此得以避免现有技术上于切割管脚时，相邻管脚因切割毛边(Burr)延展造成管脚桥接(Bridge)进而短路(Short)等缺点，故得显著提升封装件切单作业的品质，并确保产品优良率及可靠性。
附图说明
为让本发明的上述及其它目的、特征以及优点能更明显易懂，将与较佳实施例，并配合附图，详细说明本发明的实施例，附图的内容简述如下：
附图1A是本发明的导线架的上视图；
附图1B图是显示附图1A的导线架沿1B-1B线切开的剖视图；
附图1C图是显示附图1A的导线架沿1C-1C线切开的剖视图；
附图1D是显示附图1A的导线架的侧视图；
附图2至附图5是显示具有本发明导线架的半导体封装件的制造过程示意图；
附图2A至附图2C是显示制备本发明的导线架的上视图及剖视图；
附图3A至附图3C是显示于附图2A至附图2C的导线架上进行黏晶及焊线作业的上视图及剖视图；
附图4A至附图4C是显示于附图3A至附图3C的半导体结构上进行模压作业的上视图及剖视图；
附图5A及附图5B是显示对附图4A至附图4C的半导体封装结构进行切单作业后的上视图及侧视图；
附图6A及附图6B是显示美国专利案第6,081,029发明的半导体封装件的剖视图及侧视图；以及
附图7A及附图7B是显示美国专利案第6,229,200发明的半导体封装件的剖视图及侧视图。
符号说明
1半导体封装件        10导线架
11芯片座             110阶梯部
12芯片               13焊线
14管脚               15封装胶体
2半导体封装件        20导线架
21芯片座             210阶梯部
22芯片               23焊线
24管脚               240阶梯部
25封装胶体
3半导体封装件        30导线架片
31导线架             32芯片座
320细杆              321下表面
33管脚               330上表面        331下表面
332端部              333减厚部
33a管脚              33b管脚
34连接部             35芯片           36焊线          37封装胶体
具体实施方式
以下即配合附图1A至附图1D，以及附图2至附图5详细说明本发明的导线架及具有该导线架的半导体封装件的制法，各图均为简化的图标，仅以示意方式显示与本发明有关的结构单元，且这些结构单元并非以实际数量或尺寸比例绘制，实际的导线架及半导体封装件的结构布局应更加复杂。再者，本发明的实施例以适用于四方形平面无管脚(Quad Flat Non-lead，QFN)半导体封装件的导线架加以说明，但本发明所发明的导线架并非局限于此。
实施例
如附图1A至附图1D所示为本发明的防止管脚短路的导线架。如图所示，本发明的导线架31是包括具有一位于中心位置的芯片座32，及多条由其边缘朝中心延伸并围绕该芯片座32的管脚33。该芯片座32是以多条细杆320与该导线架31相连；各该管脚33具有一上表面330及一相对的下表面331，且各该管脚33位于导线架31边缘处的端部332形成有一减厚部333。其中，相邻管脚33彼此于其端部332的上或下表面330、331形成减厚部333，并依此区分为管脚33a及管脚33b两类；如附图1B所示，管脚33a的减厚部333为去除该管脚33a端部332的上表面330处一预定厚度而形成；如附图1C所示，与管脚33a相邻的管脚33b的减厚部333则为去除该管脚33b端部332的下表面331处一预定厚度而形成。如此，各该管脚33的减厚部333的厚度h小于管脚其它部份的厚度H(即h＜H)，且如附图1D的侧视图所示，该管脚33a、33b的减厚部333彼此呈交叉方式而设置。
以下即参考附图2至附图5而详细说明具有前述导线架31的半导体封装件的制造过程。如图所示，具有本发明导线架31的半导体封装件3的制法，是包括下列步骤。
首先，如附图2A至附图2C所示，制备一导线架片30，以现有化学蚀刻(Chemical Etching)或冲压(Stamping)等方式，形成多条呈数组排列的导线架31及多条连接相邻导线架31的连接部34。各该导线架31上界定有由多条切割线S-S所包围的封装区域，该切割线S-S以供后续切单作业之用(容后详述)。图中仅示两个导线架31为例，然实际构成该导线架片30的导线架数目为更多。
如附图2A所示，各该导线架31具有一位于中心位置的芯片座32，及多条由导线架31边缘朝中心延伸并围绕该芯片座32的管脚33；该芯片座32是以多条细杆320与该导线架31相连。相邻的导线架31、31的管脚33是与对应的连接部34相连接。
各该管脚33具有一上表面330与一相对的下表面331以及一端部332，该端部332位于导线架31的边缘处并与连接部34相连。以半蚀刻(Half-Etching)方式于各该管脚33的端部332及与其相连的连接部34部份一并去除一预定厚度，使各该管脚33的端部332形成一减厚部333。详言之，该管脚33以间隔方式进行上或下表面330、331的半蚀刻作业；其中，相邻管脚33彼此于其端部332的上或下表面330、331形成减厚部333，并依此区分为管脚33a及管脚33b两类；如附图2B所示，管脚33a的减厚部333为去除该管脚33a端部332的上表面330处的该预定厚度而形成；如附图2C所示，与管脚33a相邻的管脚33b的减厚部则为去除该管脚33b端部332的下表面331处的该预定厚度而形成。各该管脚33所形成的减厚部333的厚度h是小于管脚33其它部份的厚度H(即h＜H)，而该以半蚀刻去除的预定厚度通常为管脚33厚度H的一半，使各该减厚部333的厚度h为管脚33其它部份的厚度H的一半，即H＝2h。
接着，如附图3A至附图3C所示，于上述导线架片30制备完成后，进行黏晶(Die Bonding)作业，接置至少一芯片35于各该导线架31的芯片座32上。而后，进行焊线(Wire Bonding)作业，形成多条焊线36(如金线)于各该导线架31上，使该芯片35借该焊线36而电性连接至对应的管脚33上。此黏晶与焊线作业皆为现有技术，于此不予赘述。
然后，如附图4A至附图4C所示，进行模压(Molding)作业，于该导线架片30上以现有材料如环氧树脂(Epoxy Resin)等形成一封装胶体37，用以包覆各该导线架31的芯片座32与管脚33、承载其上的芯片35与焊线36以及连接部34，其中，芯片座32的下表面321及管脚33的下表面331外露出该封装胶体37。
最后，进行一切单(Singulation)作业，是使用现有切割机沿切割线S-S切割，以分离出个别半导体封装件3。其中，切割线S-S是切割通过管脚33(或减厚部333)，亦即，由切割线S-S所包围的封装区域略小于导线架31边缘所界定的区域，使该连接部34连同小部份管脚33于切单作业中予以切除。如此，得以确保各该管脚33都是单个离开，分离出个别半导体封装件3，如附图5A所示。从切单后的半导体封装件3的侧面观，则如附图5B所示，管脚33a、33b的减厚部333彼此呈交叉方式设置。完成切单的半导体封装件3则得以借芯片座32及管脚33的外露表面321、331电性连接至一外界装置如印刷电路板(PrintedCircuitBoard)以供运作，而无需于该半导体封装件3上再植接焊球或焊块等导电组件作为与外界电性连接的媒介，此为四方形平面无管脚半导体封装件特点之一。
综上所述，本发明的特征在于各管脚位于导线架边缘处的端部形成一减厚部，并且相邻管脚的减厚部是彼此形成于其端部的上或下表面，使管脚的减厚部呈交叉方式设置。此种结构设计具有诸多优点，由于交叉方式设置的减厚部使管脚间的距离(Pitch)大幅增加(约可增加为原来的三倍距离)，如此得以避免现有技术上于切割管脚时，相邻管脚因切割毛边(Burr)延展造成管脚桥接(Bridge)进而短路(Short)等缺点，故得显著提升封装件切单作业的品质，并确保产品优良率及可靠性。
以上所述，仅是用以说明本发明的具体实施例而已，并非用以限定本发明的可实施范围，凡熟习该项技技术者在未脱离本发明所指示的精神与原理下所完成的一切等效改变或修饰，仍应属此专利权利要求范围所涵盖。

Claims (11)

1.一种防止管脚短路的导线架，其特征在于，该导线架是包括多数由其边缘朝中心延伸的管脚，各该管脚具有一上表面及一相对的下表面，且各该管脚位于导线架边缘处的端部形成有一减厚部，使一管脚的减厚部为去除该管脚端部的上表面处一预定厚度而形成，一与其相邻的管脚的减厚部则为去除该管脚端部的下表面处一预定厚度而形成，使各该管脚的减厚部具有小于管脚其它部份的厚度，其中该减厚部位于形成该导线架的切割路径中。
2.如权利要求1所述的导线架，其特征在于，各该管脚的减厚部的厚度为管脚其它部份的一半。
3.如权利要求1所述的导线架，还包括一位于该导线架中心位置的芯片座，使该芯片座为该管脚所围绕。
4.如权利要求3所述的导线架，其特征在于，该芯片座是借多数细杆与该导线架相连。
5.如权利要求3所述的导线架，其特征在于，该芯片座的下表面与该管脚的下表面成共平面关系。
6.一种具有导线架的半导体封装件的制法，其特征在于，该制法是包括下列步骤：
制备一导线架片，是由多数呈数组排列的导线架及多数连接相邻导线架的连接部所构成，各该导线架具有一位于中心位置的芯片座，及多数由导线架边缘朝中心延伸并围绕该芯片座的管脚，使该管脚与相邻导线架的管脚相对应的连接部相连接，同时，各该管脚具有一上表面与一相对的下表面以及一位于导线架边缘处并与连接部相连的端部，于各该管脚的端部及与其相连的连接部部份一并去除一预定厚度，使各该管脚的端部形成一减厚部，其中，一管脚的减厚部为去除该管脚端部的上表面处的该预定厚度而形成，一与其相邻的管脚的减厚部则为去除该管脚端部的下表面处的该预定厚度而形成，使各该管脚的减厚部具有小于管脚其它部份的厚度；
接置至少一芯片于各该导线架的芯片座上；
形成多条导电组件，用以电性连接该芯片至对应的管脚；
形成一封装胶体于该导线架片上，用以包覆各该导线架、芯片及导电组件，使各该管脚的下表面外露出该封装胶体；以及
进行一切单作业，且其切割路径通过该减厚部，用以切除该连接部，使各该管脚单个分开而分离出个别半导体封装件。
7.如权利要求6所述的制法，其特征在于，该芯片座是借多条细杆与该导线架相连。
8.如权利要求6所述的制法，其特征在于，去除各该连接部及管脚的端部的部份厚度是以半蚀刻方式而完成的。
9.如权利要求8所述的制法，其特征在于，各该管脚的减厚部的厚度为管脚其它部份的一半。
10.如权利要求6所述的制法，其特征在于，该导电组件是为焊线。
11.如权利要求6所述的制法，其特征在于，该芯片座的下表面与该管脚的下表面成共平面关系，使该芯片座的下表面外露出该封装胶体。
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