JP5818331B2 - Ｎウェル／ｐウェルストラップ構造 - Google Patents

Ｎウェル／ｐウェルストラップ構造 Download PDF

Info

Publication number
JP5818331B2
JP5818331B2 JP2013523155A JP2013523155A JP5818331B2 JP 5818331 B2 JP5818331 B2 JP 5818331B2 JP 2013523155 A JP2013523155 A JP 2013523155A JP 2013523155 A JP2013523155 A JP 2013523155A JP 5818331 B2 JP5818331 B2 JP 5818331B2
Authority
JP
Japan
Prior art keywords
well
strap
integrated circuit
circuit structure
active device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013523155A
Other languages
English (en)
Other versions
JP2013535836A (ja
Inventor
トーマス エイチ ホワイト
トーマス エイチ ホワイト
ジャイルズ ヴイ パウエル
ジャイルズ ヴイ パウエル
ブラッドリー ジェンセン
ブラッドリー ジェンセン
スウィ アウン ラウ
スウィ アウン ラウ
ダスティン ドゥ
ダスティン ドゥ
アンディ エル リー
アンディ エル リー
ウー−チェルング リン
ウー−チェルング リン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Altera Corp
Original Assignee
Altera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altera Corp filed Critical Altera Corp
Publication of JP2013535836A publication Critical patent/JP2013535836A/ja
Application granted granted Critical
Publication of JP5818331B2 publication Critical patent/JP5818331B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、集積回路で使用するＮウェル又はＰウェルストラップ構造に関する。
一般に、Ｎウェル又はＰウェルストラップ構造は集積回路で使用され、ウェル領域の電圧がソース線の電圧と確実に同じになるようにソース線をウェル領域に接続するようになっている。
図１は一般的な集積回路構造１００の平面図であり、図２は図１のライン２−２に沿った断面図であり、半導体基板１０５のウェルに形成された能動素子及びウェルストラップを含んでいる。本構造は、複数回、集積回路に複製できることを理解されたい。構造１００は、ウェル１３０表面の誘電体層（図示せず）に形成されたポリシリコンゲートフィンガー１４０と共に、ウェル１３０に形成されたソース及びドレイン領域１１０、１２０を含む。これらの素子はＭＯＳトランジスタを形成すると認識されるが、ＭＯＳトランジスタは任意の能動素子の１つの例示にすぎないことを理解されたい。工業的手法に従えば、ゲート１４０の長さＬは、より短い方の寸法である。
構造１００は、ウェル１３０とオーミック接触する拡散領域１６０、ソース領域１１０へのオーミック接触部（又は接続部）１１５、ドレイン領域１２０へのオーミック接触部１２５、及び拡散領域１６０へのオーミック接触部１６５を更に含む。拡散領域１６０及びその接触部又は接続部１６５は、ウェルストラップを構成する。シャロートレンチアイソレーション（ＳＴＩ）領域１５０は、能動素子及びウェルストラップを取り囲む。
例示的に、トランジスタはＰＭＯＳトランジスタであり、ソース及びドレイン領域はＰ型であり、ウェル１３０はＮ型ウェルであり、拡散領域１６０はＮ型である。もしくは、トランジスタはＮＭＯＳトランジスタであり、ソース及びドレイン領域１１０、１２０はＮ型であり、ウェル１３０及び拡散領域１６０はＰ型である。
特定の従来の集積回路において、Ｎウェル又はＰウェルストラップは、図１及び２に示すようにＭＯＳトランジスタ等の能動素子に直接当接するように配置される。このＮウェルストリップの実施例に関する詳細は米国特許第７，５８６，１４７号Ｂ２「接合ソース接触及びウェルストラップ」に見出すことができ、その開示内容は引用によって本明細書に組み込まれている。別の構造において、ウェルストラップは、能動素子又は能動素子グループの周りのリングを形成することができる。
特定の他の従来の集積回路において、ダミーポリシリコンは、限界寸法の均一性を制御するためにデバイスゲートに隣接して配置される。この場合、ウェルストラップは、能動素子から間隔をあけて配置される。図３は、能動素子及びウェルストラップを含む従来の集積回路構造３００の平面図である。例示的に、構造３００は、ウェル３３０表面の誘電体層（図示せず）上に形成されたポリシリコンゲートフィンガー３４０と共に、ウェル３３０に形成されたソース及びドレイン領域３１０、３２０を含む。これらの素子はＭＯＳトランジスタを形成すると認識されるが、ＭＯＳトランジスタは任意の能動素子の１つの例示にすぎないことを理解されたい。図２の基板１０５に類似した基板は（図示せず）、ウェル３３０の下に横たわる。
構造３００は、ウェル３３０にオーミック接触する拡散領域３６０、ソース領域３１０へのオーミック接触部（又は接続部）３１５、ドレイン領域３２０へのオーミック接触部３２５、及び拡散領域３６０へのオーミック接触部３６５を更に含む。拡散領域３６０及びその接触部又は接続部３６５はウェルストラップを構成する。ＳＴＩ領域３５０は、能動素子及びウェルストラップを取り囲む、同様に、トランジスタは、Ｐ型ソース及びドレイン領域３１０、３２０及びＮ型ウェル３３０及び拡散領域３６０を備えるＰＭＯＳトランジスタとすることができ、又はトランジスタは、Ｎ型ソース及びドレイン領域３１０、３２０及びＰ型ウェル３３０及び拡散領域３６０を備えるＮＭＯＳトランジスタとすることができる。
構造３００は、ＳＴＩ領域３５０の各部分の上で能動素子の両側に配置されるダミーポリシリコンゲートフィンガー３７１、３７２を更に備える。結果的に、ウェルストラップは、ダミーポリシリコンフィンガーの少なくとも１つの長さによって能動素子から分離される。
特定の他の従来の集積回路において、二重ダミーポリシリコンは、能動素子に隣接して配置される。図４は、このような能動素子及びウェルストラップを含む従来の集積回路構造４００を示す。例示的に、構造４００は、ウェル４３０表面の誘電体層（図示せず）上に形成されたポリシリコンゲートフィンガー４４０と共に、左側のソース及びドレイン領域４１０、４２０を含む。これらの素子はＭＯＳトランジスタを形成すると認識されるが、ＭＯＳトランジスタは任意の能動素子の１つの例示にすぎないことを理解されたい。第２のＭＯＳトランジスタは、図４の右側に形成され、添字Ａが続く同じ参照番号をもつ同じ素子を含む。同様に、図２の基板１０５に類似した基板は（図示せず）、ウェル４３０の下に横たわる。
構造４００は、ウェル４３０にオーミック接触する拡散領域４６０、ソース領域４１０へのオーミック接触部（又は接続部）４１５、ドレイン領域４２０へのオーミック接触部４２５、及び拡散領域４６０へのオーミック接触部４６５を更に含む。拡散領域４６０及びその接触部又は接続部４６５はウェルストラップを構成する。ＳＴＩ領域４５０は、能動素子及びウェルストラップを取り囲む、同様に、トランジスタは、Ｐ型ソース及びドレイン領域４１０、４２０及びＮ型ウェル４３０及び拡散領域４６０を備えるＰＭＯＳトランジスタとすることができ、又はトランジスタは、Ｎ型ソース及びドレイン領域４１０、４２０及びＰ型ウェル４３０及び拡散領域４６０を備えるＮＭＯＳトランジスタとすることができる。
構造４００は、ウェルストラップと第１のトランジスタとの間でＳＴＩ領域４５０の各部分の上に配置される第１のフィンガー４７１、４７２と、ウェルストラップと第２のトランジスタとの間でＳＴＩ領域４５０の各部分の上に配置される第２のフィンガー４７３、４７４とを含む、ダミーポリシリコンゲートフィンガー４７１、４７２、４７３、４７４を更に備える。結果的に、ウェルストラップは、少なくとも１つのダミーポリシリコンフィンガーの長さによって能動素子から分離される。
米国特許第７，５８６，１４７号明細書
能動素子をウェルストラップから分離するために多数のダミーポリシリコンゲートフィンガーを使用すると、半導体基板の相当の大きさの空間を占有することになる。
本発明は、小さな空間要求でもって改善されたＮウェル又はＰウェルストラップ構造を提供する。例示的な実施形態において、１つ又はそれ以上のフローティング・ポリシリコンゲートフィンガーの両側にストラップを形成することで、小さな空間要求を実現できる。
本発明の前記及び他の目的及び利点は、当業者であれば以下の詳細な説明を参照することで理解できるはずである。
従来の第１のウェルストラップ構造の平面図である。 従来の第１のウェルストラップ構造の断面図である。 従来の第２のウェルストラップ構造の平面図である。 従来の第３のウェルストラップ構造の平面図である。 本発明の第１の例示的な実施形態の平面図である。 本発明の第１の例示的な実施形態の断面図である。 本発明の第２の例示的な実施形態の平面図である。 本発明の第３の例示的な実施形態の平面図である。 本発明の第４の例示的な実施形態の平面図である。
図５は、本発明の第１の例示的な実施形態の平面図であり、図６は本発明の第１の例示的な実施形態の断面図である。構造５００は、ウェル５３０表面の誘電体層（図示せず）上に形成されたポリシリコンゲートフィンガー５４０と共に、ウェル５３０に形成されたソース及びドレイン領域５１０、５２０を含む。これらの素子はＭＯＳトランジスタを形成すると認識されるが、ＭＯＳトランジスタは任意の能動素子の１つの例示にすぎないことを理解されたい。第２のＭＯＳトランジスタは、図５の右側に形成されており、添字Ａが続く同じ参照番号をもつ同じ素子を含む。図６に示すように、半導体基板６０５はウェル５３０の下に横たわる。
構造５００は、ウェル５３０にオーミック接触する拡散領域５６０、５６２、拡散領域５６０、５６２の間のフローティング・ポリシリコンゲートフィンガー５８０、ソース領域５１０へのオーミック接触部（又は接続部）５１５、ドレイン領域５２０へのオーミック接触部５２５、及び拡散領域５６０、５６２へのオーミック接触部５６５、５６７を更に含む。拡散領域５６０、５６２及び接触部又は接続部５６５、５６７はウェルストラップを構成する。ＳＴＩ領域５５０は、能動素子及びウェルストラップを取り囲む。図５に示すように、接続部５６５及び接続部５６７は、フローティング・ゲートフィンガー５８０の両側にある。一方で２つの接続部及び２つの接続部５６７が図示されており、単一の接続部５６５又は５６７、又は２つ以上の接続部５６５又は５６７を使用することができる。
構造５００は、拡散領域５６０、５６２の両側で、ＳＴＩ領域５５０の各部分の上に配置されるダミーポリシリコンゲートフィンガー５７５、５７６を更に備える。結果的に、ウェルストラップは、ダミーポリシリコンゲートフィンガーの唯一の長さで能動素子から分離されるので、図４の従来の構造における能動素子と拡散領域４６０との間の距離に比較して、能動素子と拡散領域５６０との間の距離が短くなる。
構造５００を形成するために、最初に、例示的にはＮ型である第１の導電型のドーパントを、例示的にはＰ型である第２の導電型の基板６０２に打ち込んでＮ型ウェル５３０を形成する。次に、ウェル５３０内にＳＴＩ領域５５０を形成する。次に、ウェル表面に絶縁層を形成し、ポリシリコンゲートフィンガー５４０、５４０Ａ、５７５、５７６、５８０を絶縁層上に形成する。次に、ゲート５４０、５４０Ａのそれぞれの側のウェル内に低ドープのドレイン領域を形成し、次に、ゲート５４０、５４０Ａの側面に側壁５４２、５４２Ａを形成する。次に、ゲート及び側壁をマスクとして使用して、ソース及びドレイン領域、及び拡散領域の形成時にドーパントの注入を制御する。例示的に、ゲート５４０、５４０Ａ、及び側壁５４２、５４２Ａの両側にＰ型ドーパントを注入して、ＰＭＯＳトランジスタのソース領域５１０、５１０Ａ、及びドレイン領域５２０、５２０Ａを形成し、ゲートフィンガー５８０の両側にＮ型ドーパントを注入して拡散領域５６０、５６２を形成する。ゲート及び側壁は、その下のウェル領域を直接、遮蔽するので、このウェル領域は注入プロセスの間にはドープされず、その結果、別個のソース及びドレイン領域、及び別個の拡散領域５６０、５６２が形成される。次に、絶縁層に穴を形成し、ソース及びドレイン領域５１０、５１０Ａ、５２０、５２０Ａ、及び拡散領域５６０、５６２に接触部を形成する。好都合には、Ｎ型拡散領域５６０、５６２は、集積回路の他の場所にソース及びドレイン領域等の他のＮ型領域を形成するために同じプロセスを使用する際に同時に形成することができ、同様に、Ｐ型ソース及びドレイン領域５１０、５１０Ａ、５２０、５２０Ａを形成するために使用されるＰ型プロセスは、集積回路の他の場所にＰ型拡散領域を形成するために使用できる。
図７は、本発明の第２の実施形態の平面図である。構造７００は、ウェル表面の誘電体層（図示せず）上に形成されるポリシリコンゲートフィンガー７４０と共に、ウェル（図示せず）内に形成されるソース及びドレイン領域７１０、７２０を含む。これらの素子はＭＯＳトランジスタを形成すると認識されるが、ＭＯＳトランジスタは、本発明の実施に使用できる任意の能動素子の１つの例示にすぎないことを理解されたい。第２のＭＯＳトランジスタは、図７の右側に形成され、添字Ａが続く同じ参照番号をもつ同じ素子を含む。ウェルは、半導体基板（図示せず）に形成され、図７の実施形態の能動素子、ウェル、及び基板の断面は、図６の能動素子、ウェル６３０、及び基板６０５と同じである。
構造７００は、ウェル７３０とオーミック接触する拡散領域７６０、７６２、７６４、拡散領域７６０、７６２の間の少なくとも２つのフローティング・ポリシリコンゲートフィンガー７８２、７８４、及びソース領域７１０へのオーミック接触部（又は、接続部）７１５、ドレイン領域７２０へのオーミック接触部７２５、及び拡散領域７６０、７６２へのオーミック接触部７６５、７６７を更に備える。拡散領域７６４への接触はないので、領域７６４はフローティング状態になる。拡散領域７６０、７６２及び接触部又は接続部７６５、７６７は、ウェルストラップを構成する。ＳＴＩ領域７５０は、能動素子及びウェルストラップを取り囲む。図７に示すように、接続部７６５及び接続部７６７は、フローティング・ゲートフィンガー７８２、７８４に対して反対側にある。
構造７００は、能動素子の対向する側部でＳＴＩ領域７５０の各部分の上に配置される、ダミーポリシリコンゲートフィンガー７７５、７７７を更に含む。結果的に、ウェルストラップは、１つのダミーポリシリコンゲートフィンガーの長さ分だけ能動素子から分離されるので、従来の構造に比較して、能動素子と拡散領域との間の距離が短くなる。
構造７００を形成するプロセス及び結果として得られる構造断面は、２つのフローティング・ポリシリコンゲートフィンガー７８２、７８４を単一のポリシリコンゲートフィンガー５８０の代わりに使用して、結果的に２つではなく３つの拡散領域７６０、７６２、７６４が形成される以外は、実質的に構造５００の断面と同じである。
図８は、本発明の第３の例示的な実施形態の平面図である。構造８００は、ウェル表面の誘電体層（図示せず）上に形成されるポリシリコンゲートフィンガー８４０と共に、ウェル（図示せず）内に形成されるソース及びドレイン領域８１０、８２０を含む。これらの素子はＭＯＳトランジスタを形成すると認識されるが、ＭＯＳトランジスタは、本発明の実施に使用できる任意の能動素子の１つの例示にすぎないことを理解されたい。第２のＭＯＳトランジスタは、図８の右側に形成され、添字Ａが続く同じ参照番号をもつ同じ素子を含む。同様に、ウェルは、半導体基板（図示せず）に形成され、図８の実施形態の能動素子、ウェル、及び基板の断面は、図６の能動素子、ウェル６３０、及び基板６０５と同じである。
構造８００は、ウェル８３０とオーミック接触する拡散領域８６０、８６２、拡散領域８６０、８６２の間のフローティング・ポリシリコンゲートフィンガー８８０、及びソース領域８１０へのオーミック接触部（又は、接続部）８１５、ドレイン領域８２０へのオーミック接触部８２５、及び拡散領域８６０へのオーミック接触部８６５を更に備える。図８に示すように、拡散領域への接触部８６５はフローティング・ポリシリコンゲートフィンガー８８０の片側だけに配置されるので、領域７６４はフローティング状態になる。拡散領域８６０及び接触部又は接続部８６５は、ウェルストラップを構成する。ＳＴＩ領域８５０は、能動素子及び拡散領域を取り囲む。
構造８００は、能動素子の対向する側部で拡散領域の上に配置される、ダミーポリシリコンゲートフィンガー８７１、８７２を更に含む。結果的に、ウェルストラップは、１つのダミーポリシリコンゲートフィンガーの長さ分だけ能動素子から分離され、フローティング・ゲートフィンガーの片側の接続部を無くすことで拡散領域８６２のサイズが小さくなる。
構造８００を形成するプロセス及び結果として得られる構造断面は、拡散領域への接触部がフローティング・ポリシリコンゲートフィンガー８８０の片側にだけ形成される以外は、実質的に構造５００の断面と同じである。
図９は、本発明の第４の例示的な実施形態の平面図である。構造９００は、ウェル表面の誘電体層（図示せず）上に形成されるポリシリコンゲートフィンガー９４０と共に、ウェル（図示せず）内に形成されるソース及びドレイン領域９１０、９２０を含む。これらの素子はＭＯＳトランジスタを形成すると認識されるが、ＭＯＳトランジスタは、本発明の実施に使用できる任意の能動素子の１つの例示にすぎないことを理解されたい。第２のＭＯＳトランジスタは、図９の右側に形成され、添字Ａが続く同じ参照番号をもつ同じ素子を含む。同様に、ウェルは、半導体基板（図示せず）に形成され、図９の実施形態の能動素子、ウェル、及び基板の断面は、図６の能動素子、ウェル６３０、及び基板６０５と同じである。
構造９００は、ウェル９３０とオーミック接触する拡散領域９６０、９６２、９６４、拡散領域９６０、９６２の間の少なくとも２つのフローティング・ポリシリコンゲートフィンガー９８２、９８４、及びソース領域９１０へのオーミック接触部（又は、接続部）９１５、ドレイン領域９２０へのオーミック接触部９２５、及び拡散領域９６０へのオーミック接触部９６５を更に備える。図９に示すように、拡散領域への接触部９６５はフローティング・ポリシリコンゲートフィンガー９８２、９８４の片側だけに配置されるので、領域９６２、９６４はフローティング状態になる。拡散領域９６０及び接触部又は接続部９６５は、ウェルストラップを構成する。ＳＴＩ領域９５０は、能動素子及び拡散領域を取り囲む。
構造９００は、能動素子の対向する側部でＳＴＩ領域の各部分の上に配置される、ダミーポリシリコンゲートフィンガー９７１、９７２を更に含む。結果的に、ウェルストラップは、１つのダミーポリシリコンゲートフィンガーの長さ分だけ能動素子から分離され、フローティング・ゲートフィンガーの片側の接続部を無くすことで拡散領域のサイズが小さくなる。
構造９００を形成するプロセス及び結果として得られる構造断面は、拡散領域への接触部がフローティング・ポリシリコンゲートフィンガー９８２、９８４の片側にだけ形成される以外は、実質的に構造７００の断面と同じである。
当業者であれば、本発明の精神及び範疇において多数の変形例を実施できることを理解できるはずである。例えば、ウェル及び拡散領域は、Ｐ型ウェル及び拡散領域、又はＮ型ウェル及び拡散領域とすることができる。能動素子がトランジスタの場合、ＰウェルのＮＭＯＳトランジスタ、又はＮウェルのＰＭＯＳトランジスタとすることができる。また、他の能動素子を使用して本発明を実施することができる。説明のために、対の接触部又は接続部が示されるが、本発明は単一の接触部で、又は２つ以上の接触部で実施することができる。当業者には他の変更例も明らかであろう。

Claims (17)

  1. 半導体基板のＮ型又はＰ型ウェルと、
    前記ウェルに形成される第１の能動素子と、
    前記ウェルに形成され、前記能動素子から分離しているストラップと、
    前記能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、
    を備える集積回路構造であって、
    前記ストラップは、複数のフローティング・ポリシリコンフィンガーの両側に第１及び第２の拡散領域と、前記複数のフローティング・ポリシリコンフィンガーの両側の前記第１及び第２の拡散領域のそれぞれに接続する前記第１及び第２の接続部とを備える集積回路構造。
  2. 前記能動素子は、ＭＯＳトランジスタである、請求項１に記載の集積回路構造。
  3. 複数の接続部は、前記第１の拡散領域に接続する、請求項１に記載の集積回路構造。
  4. 前記フローティング・ポリシリコンフィンガーは、平行である、請求項１に記載の集積回路構造。
  5. 前記ストラップの前記第１の能動素子から反対側で前記ウェルに形成される第２の能動素子と、
    前記第２の能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、
    を更に備える、請求項１に記載の集積回路構造。
  6. 前記第１の能動素子及び前記ストラップを取り囲むシャロートレンチアイソレーション領域を更に備える、請求項１に記載の集積回路構造。
  7. 半導体基板のＮ型又はＰ型ウェルと、
    前記ウェルに形成される第１の能動素子と、
    前記ウェルに形成され、前記能動素子から分離しているストラップと、
    前記能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、
    を備える集積回路構造であって、
    前記ストラップは、フローティング・ポリシリコンフィンガーの両側の第１及び第２の拡散領域と、前記第１及び第２の拡散領域の一方に接続する少なくとも１つの接続部とを備え、前記第１及び第２の拡散領域の他方はフローティング状態である、集積回路構造。
  8. 前記能動素子は、ＭＯＳトランジスタである、請求項７に記載の集積回路構造。
  9. 複数の接続部は、前記第１及び第２の拡散領域の一方に接続する、請求項７に記載の集積回路構造。
  10. 前記第１及び第２の拡散領域は、複数のフローティング・ポリシリコンフィンガーの両側に配置される、請求項７に記載の集積回路構造。
  11. 前記ストラップの前記第１の能動素子から反対側で前記ウェルに形成される第２の能動素子と、
    前記第２の能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、
    を更に備える、請求項７に記載の集積回路構造。
  12. 前記能動素子及び前記ストラップを取り囲むシャロートレンチアイソレーション領域を更に備える、請求項７に記載の集積回路構造。
  13. 半導体基板のＮ型又はＰ型ウェルと、
    前記ウェルに形成される第１の能動素子と、
    前記ウェルに形成され、前記能動素子から分離しているストラップと、
    前記能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、
    を備える集積回路構造であって、
    前記ストラップは、複数のフローティング・ポリシリコンフィンガーの両側の第１及び第２の拡散領域と、前記複数のフローティング・ポリシリコンフィンガーの両側の前記第１及び第２の拡散領域のそれぞれに接続する第１及び第２の接続部とを備える、集積回路構造。
  14. 前記能動素子は、ＭＯＳトランジスタである、請求項１３に記載の集積回路構造。
  15. 複数の接続部は、前記第の拡散領域に接続する、請求項１３に記載の集積回路構造。
  16. 前記ストラップの前記第１の能動素子から反対側で前記ウェルに形成される第２の能動素子と、
    前記第２の能動素子と前記ストラップとの間の前記ウェル上に配置される単一のダミーポリシリコンフィンガーと、
    を更に備える、請求項１３に記載の集積回路構造。
  17. 前記能動素子及び前記ストラップを取り囲むシャロートレンチアイソレーション領域を更に備える、請求項１３に記載の集積回路構造。
JP2013523155A 2010-08-06 2011-08-04 Ｎウェル／ｐウェルストラップ構造 Expired - Fee Related JP5818331B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/851,805 2010-08-06
US12/851,805 US8217464B2 (en) 2010-08-06 2010-08-06 N-well/P-well strap structures
PCT/US2011/001378 WO2012018398A1 (en) 2010-08-06 2011-08-04 N-well/p-well strap structures

Publications (2)

Publication Number Publication Date
JP2013535836A JP2013535836A (ja) 2013-09-12
JP5818331B2 true JP5818331B2 (ja) 2015-11-18

Family

ID=45555510

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013523155A Expired - Fee Related JP5818331B2 (ja) 2010-08-06 2011-08-04 Ｎウェル／ｐウェルストラップ構造

Country Status (5)

Country Link
US (2) US8217464B2 (ja)
EP (1) EP2601673A4 (ja)
JP (1) JP5818331B2 (ja)
CN (1) CN103180930B (ja)
WO (1) WO2012018398A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449962B2 (en) * 2010-08-06 2016-09-20 Altera Corporation N-well/P-well strap structures
US8217464B2 (en) 2010-08-06 2012-07-10 Altera Corporation N-well/P-well strap structures
US8853833B2 (en) 2011-06-13 2014-10-07 Micron Technology, Inc. Electromagnetic shield and associated methods
US8350340B1 (en) * 2011-08-05 2013-01-08 Himax Technologies Limited Structure of output stage
US8735994B2 (en) * 2012-03-27 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical-free dummy gate
US20120261738A1 (en) * 2012-06-29 2012-10-18 Dustin Do N-Well/P-Well Strap Structures
US9070551B2 (en) * 2013-06-18 2015-06-30 Qualcomm Incorporated Method and apparatus for a diffusion bridged cell library
US9627529B1 (en) 2015-05-21 2017-04-18 Altera Corporation Well-tap structures for analog matching transistor arrays

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6501138B1 (en) 1999-04-16 2002-12-31 Seiko Epson Corporation Semiconductor memory device and method for manufacturing the same
JP2001118988A (ja) * 1999-10-15 2001-04-27 Mitsubishi Electric Corp 半導体装置
JP4698793B2 (ja) * 2000-04-03 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
JP4118045B2 (ja) * 2001-12-07 2008-07-16 富士通株式会社 半導体装置
US6788576B2 (en) * 2002-10-28 2004-09-07 Tower Semiconductor Ltd. Complementary non-volatile memory cell
US20050056881A1 (en) * 2003-09-15 2005-03-17 Yee-Chia Yeo Dummy pattern for silicide gate electrode
JP4599048B2 (ja) * 2003-10-02 2010-12-15 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク
US7091565B2 (en) * 2003-10-22 2006-08-15 Marvell World Trade Ltd. Efficient transistor structure
US7234069B1 (en) * 2004-03-12 2007-06-19 Altera Corporation Precise phase shifting using a DLL controlled, multi-stage delay chain
US7176714B1 (en) * 2004-05-27 2007-02-13 Altera Corporation Multiple data rate memory interface architecture
JP4357409B2 (ja) 2004-12-17 2009-11-04 株式会社東芝 半導体集積回路装置及びその設計方法
JP2007012855A (ja) * 2005-06-30 2007-01-18 Matsushita Electric Ind Co Ltd 半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置
US7586147B2 (en) * 2006-04-17 2009-09-08 Taiwan Semiconductor Manufacturing Co. Ltd. Butted source contact and well strap
GB2439759A (en) * 2006-06-30 2008-01-09 X Fab Uk Ltd RF-CMOS transistor array
US7679119B2 (en) 2006-12-11 2010-03-16 Tower Semiconductor Ltd. CMOS inverter based logic memory
KR101186033B1 (ko) * 2009-09-30 2012-09-25 에스케이하이닉스 주식회사 반도체 기억 장치 및 그의 제조 방법
KR101593604B1 (ko) * 2009-10-29 2016-02-12 삼성전자주식회사 전하 및 자외선(ｕｖ) 분석을 위한 장치
WO2011077664A1 (ja) * 2009-12-25 2011-06-30 パナソニック株式会社 半導体装置
US8217464B2 (en) 2010-08-06 2012-07-10 Altera Corporation N-well/P-well strap structures

Also Published As

Publication number Publication date
EP2601673A4 (en) 2016-11-09
US8217464B2 (en) 2012-07-10
CN103180930B (zh) 2016-02-17
JP2013535836A (ja) 2013-09-12
US20120032276A1 (en) 2012-02-09
EP2601673A1 (en) 2013-06-12
WO2012018398A1 (en) 2012-02-09
CN103180930A (zh) 2013-06-26
US20160358825A1 (en) 2016-12-08
US10043716B2 (en) 2018-08-07

Similar Documents

Publication Publication Date Title
JP5818331B2 (ja) Ｎウェル／ｐウェルストラップ構造
US7964893B2 (en) Forming ESD diodes and BJTs using FinFET compatible processes
US20150221632A1 (en) Fin diode structure
TWI637520B (zh) 半導體器件
TWI414022B (zh) 橫向雙極性接面電晶體及其製造方法
US9899471B2 (en) Compact CMOS device isolation
JP2011029466A (ja) 半導体装置
JP2800702B2 (ja) 半導体装置
CN104867971B (zh) 半导体元件及其操作方法
US20110254096A1 (en) Semiconductor device having non-silicide region in which no silicide is formed on diffusion layer
KR20130017911A (ko) 반도체 소자
CN106257671A (zh) 在高阻衬底上形成的半导体器件和射频模块
US8664723B1 (en) Integrated circuit structures having base resistance tuning regions and methods for forming the same
US20120261738A1 (en) N-Well/P-Well Strap Structures
JP2017034066A (ja) 半導体装置
US9543303B1 (en) Complementary metal oxide semiconductor device with dual-well and manufacturing method thereof
US9449962B2 (en) N-well/P-well strap structures
TWI680579B (zh) 電晶體元件
JP5517691B2 (ja) 半導体装置およびその製造方法
JP7116275B2 (ja) 堅牢なサブスレッショルド動作を備えるｍｏｓｆｅｔトランジスタ
US9647060B2 (en) Isolation structure and method for fabricating the same
TWI655746B (zh) 二極體與二極體串電路
TWI521708B (zh) 具有應變層植入絕緣溝槽之電晶體裝置
US9385203B1 (en) Active device and high voltage-semiconductor device with the same
JP5557552B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140710

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150430

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150430

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150731

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150907

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150925

R150 Certificate of patent or registration of utility model

Ref document number: 5818331

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees