JP2008235693A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】2つのトランジスタの特性の差を小さくする必要がある場合に、2つのトランジスタの特性の差がばらつく範囲を狭くすることができる半導体装置を提供する。
【解決手段】第1ゲート電極4a、低濃度不純物領域6a、並びにソース及びドレインとなる第1不純物領域7aを具備する第1トランジスタ10aと、第2ゲート電極4b、並びにソース及びドレインとなる第2不純物領域7bを具備していて低濃度不純物領域を具備しない第2トランジスタ10bと、第3ゲート電極4c、並びにソース及びドレインとなる第3不純物領域7cを具備していて低濃度不純物領域を具備しない第3トランジスタ10cとを有する。第2トランジスタ10b及び第3トランジスタ10cは略同一形状を有する。
【選択図】図2
【解決手段】第1ゲート電極4a、低濃度不純物領域6a、並びにソース及びドレインとなる第1不純物領域7aを具備する第1トランジスタ10aと、第2ゲート電極4b、並びにソース及びドレインとなる第2不純物領域7bを具備していて低濃度不純物領域を具備しない第2トランジスタ10bと、第3ゲート電極4c、並びにソース及びドレインとなる第3不純物領域7cを具備していて低濃度不純物領域を具備しない第3トランジスタ10cとを有する。第2トランジスタ10b及び第3トランジスタ10cは略同一形状を有する。
【選択図】図2
Description
本発明は、2つのトランジスタの特性の差を小さくする必要がある半導体装置の製造方法及び半導体装置に関する。特に本発明は、2つのトランジスタの特性の差がばらつく範囲を狭くすることができる半導体装置の製造方法及び半導体装置に関する。
図10は、従来の半導体装置の構成を説明するための断面図である。本図に示す半導体装置は、シリコン基板100の第1素子領域100aに位置する第1トランジスタ110a、第2素子領域100bに位置する第2トランジスタ110b、及び、第3素子領域100cに位置する第3トランジスタ110cを、それぞれ有している。
第1トランジスタ110aはロジック回路の一部であり、低濃度不純物領域(LDD領域)106a、並びにソース及びドレインとなる不純物領域107aを有している。第2トランジスタ110b及び第3トランジスタ110cはアナログ回路を構成しており、互いの特性差をなるべく小さくする必要がある(例えば特許文献1参照)。第2トランジスタ110bは低濃度不純物領域(LDD領域)106b、並びにソース及びドレインとなる不純物領域107bを有しており、第3トランジスタ110cは低濃度不純物領域(LDD領域)106c、並びにソース及びドレインとなる不純物領域107cを有している。
2つのトランジスタの特性差をなるべく小さくする必要がある場合でも、2つのトランジスタの特性の差はある範囲でばらつくが、このばらつく範囲は狭いほうが好ましい。上記した従来技術では、このばらつく範囲を十分に狭くすることができなかった。
本発明は上記のような事情を考慮してなされたものであり、その目的は、2つのトランジスタの特性の差を小さくする必要がある場合に、2つのトランジスタの特性の差がばらつく範囲を狭くすることができる半導体装置の製造方法及び半導体装置を提供することにある。
上記課題を解決するため、本発明に係る半導体装置の製造方法は、第1素子領域に位置する半導体基板に第1トランジスタの第1ゲート絶縁膜を形成し、第2素子領域に位置する前記半導体基板に第2トランジスタの第2ゲート絶縁膜を形成し、かつ第3素子領域に位置する前記半導体基板に前記第2ゲート絶縁膜と略同じ厚さである第3トランジスタの第3ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上に位置する前記第1トランジスタの第1ゲート電極、前記第2ゲート絶縁膜上に位置する前記第2トランジスタの第2ゲート電極、及び前記第3ゲート絶縁膜上に位置していて前記第2ゲート電極と長さ及び幅がほぼ同じである前記第3トランジスタの第3ゲート電極を形成する工程と、
前記第1素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜、前記第2ゲート電極、及び前記第3ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第2素子領域に位置する前記半導体基板に、前記第2トランジスタのソース及びドレインとなる第2不純物領域を形成し、かつ前記第3素子領域に位置する前記半導体基板に、前記第3トランジスタのソース及びドレインとなる第3不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第1ゲート電極をマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタの低濃度不純物領域を形成する工程と、
前記第1ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記第1ゲート電極及び前記サイドウォールをマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタのソース及びドレインとなる第1不純物領域を形成する工程とを具備する。
前記第1ゲート絶縁膜上に位置する前記第1トランジスタの第1ゲート電極、前記第2ゲート絶縁膜上に位置する前記第2トランジスタの第2ゲート電極、及び前記第3ゲート絶縁膜上に位置していて前記第2ゲート電極と長さ及び幅がほぼ同じである前記第3トランジスタの第3ゲート電極を形成する工程と、
前記第1素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜、前記第2ゲート電極、及び前記第3ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第2素子領域に位置する前記半導体基板に、前記第2トランジスタのソース及びドレインとなる第2不純物領域を形成し、かつ前記第3素子領域に位置する前記半導体基板に、前記第3トランジスタのソース及びドレインとなる第3不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第1ゲート電極をマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタの低濃度不純物領域を形成する工程と、
前記第1ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記第1ゲート電極及び前記サイドウォールをマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタのソース及びドレインとなる第1不純物領域を形成する工程とを具備する。
本発明に係る半導体装置の製造方法は、第1素子領域に位置する半導体基板に第1トランジスタの第1ゲート絶縁膜を形成し、第2素子領域に位置する前記半導体基板に第2トランジスタの第2ゲート絶縁膜を形成し、かつ第3素子領域に位置する前記半導体基板に前記第2ゲート絶縁膜と略同じ厚さである第3トランジスタの第3ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上に位置する前記第1トランジスタの第1ゲート電極、前記第2ゲート絶縁膜上に位置する前記第2トランジスタの第2ゲート電極、及び前記第3ゲート絶縁膜上に位置していて前記第2ゲート電極と長さ及び幅がほぼ同じである前記第3トランジスタの第3ゲート電極を形成する工程と、
前記第1ゲート電極をマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタの低濃度不純物領域を形成する工程と、
前記第1素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜、前記第2ゲート電極、及び前記第3ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第2素子領域に位置する前記半導体基板に、前記第2トランジスタのソース及びドレインとなる第2不純物領域を形成し、かつ前記第3素子領域に位置する前記半導体基板に、前記第3トランジスタのソース及びドレインとなる第3不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第1ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記第1ゲート電極及び前記サイドウォールをマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタのソース及びドレインとなる不純物領域を形成する工程とを具備する。
前記第1ゲート絶縁膜上に位置する前記第1トランジスタの第1ゲート電極、前記第2ゲート絶縁膜上に位置する前記第2トランジスタの第2ゲート電極、及び前記第3ゲート絶縁膜上に位置していて前記第2ゲート電極と長さ及び幅がほぼ同じである前記第3トランジスタの第3ゲート電極を形成する工程と、
前記第1ゲート電極をマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタの低濃度不純物領域を形成する工程と、
前記第1素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜、前記第2ゲート電極、及び前記第3ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第2素子領域に位置する前記半導体基板に、前記第2トランジスタのソース及びドレインとなる第2不純物領域を形成し、かつ前記第3素子領域に位置する前記半導体基板に、前記第3トランジスタのソース及びドレインとなる第3不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第1ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記第1ゲート電極及び前記サイドウォールをマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタのソース及びドレインとなる不純物領域を形成する工程とを具備する。
本発明に係る半導体装置の製造方法は、第1素子領域に位置する半導体基板に第1トランジスタの第1ゲート絶縁膜を形成し、第2素子領域に位置する前記半導体基板に第2トランジスタの第2ゲート絶縁膜を形成し、かつ第3素子領域に位置する前記半導体基板に前記第2ゲート絶縁膜と略同じ厚さである第3トランジスタの第3ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上に位置する前記第1トランジスタの第1ゲート電極、前記第2ゲート絶縁膜上に位置する前記第2トランジスタの第2ゲート電極、及び前記第3ゲート絶縁膜上に位置していて前記第2ゲート電極と長さ及び幅がほぼ同じである前記第3トランジスタの第3ゲート電極を形成する工程と、
前記第2素子領域に位置する前記半導体基板、及び前記第3素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜及び前記第1ゲート電極をマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタの低濃度不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第1ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記サイドウォール、前記第1ゲート電極、前記第2ゲート電極、及び前記第3ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第1素子領域に位置する前記半導体基板に、前記第1トランジスタのソース及びドレインとなる第1不純物領域を形成し、前記第2素子領域に位置する前記半導体基板に、前記第2トランジスタのソース及びドレインとなる第2不純物領域を形成し、かつ前記第3素子領域に位置する前記半導体基板に、前記第3トランジスタのソース及びドレインとなる第3不純物領域を形成する工程とを具備する。
前記第1ゲート絶縁膜上に位置する前記第1トランジスタの第1ゲート電極、前記第2ゲート絶縁膜上に位置する前記第2トランジスタの第2ゲート電極、及び前記第3ゲート絶縁膜上に位置していて前記第2ゲート電極と長さ及び幅がほぼ同じである前記第3トランジスタの第3ゲート電極を形成する工程と、
前記第2素子領域に位置する前記半導体基板、及び前記第3素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜及び前記第1ゲート電極をマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタの低濃度不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第1ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記サイドウォール、前記第1ゲート電極、前記第2ゲート電極、及び前記第3ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第1素子領域に位置する前記半導体基板に、前記第1トランジスタのソース及びドレインとなる第1不純物領域を形成し、前記第2素子領域に位置する前記半導体基板に、前記第2トランジスタのソース及びドレインとなる第2不純物領域を形成し、かつ前記第3素子領域に位置する前記半導体基板に、前記第3トランジスタのソース及びドレインとなる第3不純物領域を形成する工程とを具備する。
低濃度不純物領域は濃度プロファイルがばらつきやすい為、トランジスタの特性をばらつかせる原因になる。これに対し、上記した半導体装置の製造方法によれば、前記第2トランジスタ及び前記第3トランジスタには、低濃度不純物領域が形成されない。従って、前記第2トランジスタ及び前記第3トランジスタの特性の差がばらつく範囲を狭くすることができる。
本発明に係る半導体装置の製造方法は、第1導電型の第1乃至第3トランジスタ、及び第2導電型の第4乃至第6トランジスタを具備する半導体装置の製造方法であって、
第1素子領域に位置する半導体基板に前記第1トランジスタの第1ゲート絶縁膜を形成し、第2素子領域に位置する前記半導体基板に前記第2トランジスタの第2ゲート絶縁膜を形成し、第3素子領域に位置する前記半導体基板に前記第2ゲート絶縁膜と略同じ厚さである前記第3トランジスタの第3ゲート絶縁膜を形成し、第4素子領域に位置する半導体基板に前記第4トランジスタの第4ゲート絶縁膜を形成し、第5素子領域に位置する前記半導体基板に前記第5トランジスタの第5ゲート絶縁膜を形成し、第6素子領域に位置する前記半導体基板に前記第5ゲート絶縁膜と略同じ厚さである前記第6トランジスタの第6ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上に位置する前記第1トランジスタの第1ゲート電極、前記第2ゲート絶縁膜上に位置する前記第2トランジスタの第2ゲート電極、前記第3ゲート絶縁膜上に位置していて前記第2ゲート電極と長さ及び幅がほぼ同じである前記第3トランジスタの第3ゲート電極、前記第4ゲート絶縁膜上に位置する前記第4トランジスタの第4ゲート電極、前記第5ゲート絶縁膜上に位置する前記第5トランジスタの第5ゲート電極、前記第6ゲート絶縁膜上に位置していて前記第5ゲート電極と長さ及び幅がほぼ同じである前記第6トランジスタの第6ゲート電極を形成する工程と、
前記第2乃至第6素子領域それぞれに位置する前記半導体基板を第1マスク膜で覆う工程と、
前記第1マスク膜及び前記第1ゲート電極をマスクとして前記第1素子領域に位置する前記半導体基板に第1導電型の不純物を導入することにより、前記第1トランジスタの低濃度不純物領域を形成する工程と、
前記第1マスク膜を除去する工程と、
前記第1乃至第3素子領域、第5素子領域及び第6素子領域それぞれに位置する前記半導体基板を第2マスク膜で覆う工程と、
前記第2マスク膜及び前記第4ゲート電極をマスクとして前記第4素子領域に位置する前記半導体基板に第2導電型の不純物を導入することにより、前記第4トランジスタの低濃度不純物領域を形成する工程と、
前記第2マスク膜を除去する工程と、
前記第1ゲート電極の側壁に位置する第1サイドウォール、及び前記第4ゲート電極の側壁に位置する第2サイドウォールを形成する工程と、
前記第4乃至第6素子領域それぞれに位置する前記半導体基板を第3マスク膜で覆う工程と、
前記第3マスク膜、前記第1サイドウォール、及び前記第1乃至第3ゲート電極をマスクとして前記第1乃至第3素子領域に位置する前記半導体基板に第1導電型の不純物を導入することにより、前記第1トランジスタのソース及びドレインとなる第1不純物領域、前記第2トランジスタのソース及びドレインとなる第2不純物領域、並びに前記第3トランジスタのソース及びドレインとなる第3不純物領域
を形成する工程と、
前記第3マスク膜を除去する工程と、
前記第1乃至第3素子領域それぞれに位置する前記半導体基板を第4マスク膜で覆う工程と、
前記第4マスク膜、前記第2サイドウォール、及び前記第4乃至第6ゲート電極をマスクとして前記第4乃至第6素子領域に位置する前記半導体基板に第2導電型の不純物を導入することにより、前記第4トランジスタのソース及びドレインとなる第4不純物領域、前記第5トランジスタのソース及びドレインとなる第5不純物領域、並びに前記第6トランジスタのソース及びドレインとなる第6不純物領域
を形成する工程と、
前記第4マスク膜を除去する工程とを具備する。
第1素子領域に位置する半導体基板に前記第1トランジスタの第1ゲート絶縁膜を形成し、第2素子領域に位置する前記半導体基板に前記第2トランジスタの第2ゲート絶縁膜を形成し、第3素子領域に位置する前記半導体基板に前記第2ゲート絶縁膜と略同じ厚さである前記第3トランジスタの第3ゲート絶縁膜を形成し、第4素子領域に位置する半導体基板に前記第4トランジスタの第4ゲート絶縁膜を形成し、第5素子領域に位置する前記半導体基板に前記第5トランジスタの第5ゲート絶縁膜を形成し、第6素子領域に位置する前記半導体基板に前記第5ゲート絶縁膜と略同じ厚さである前記第6トランジスタの第6ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上に位置する前記第1トランジスタの第1ゲート電極、前記第2ゲート絶縁膜上に位置する前記第2トランジスタの第2ゲート電極、前記第3ゲート絶縁膜上に位置していて前記第2ゲート電極と長さ及び幅がほぼ同じである前記第3トランジスタの第3ゲート電極、前記第4ゲート絶縁膜上に位置する前記第4トランジスタの第4ゲート電極、前記第5ゲート絶縁膜上に位置する前記第5トランジスタの第5ゲート電極、前記第6ゲート絶縁膜上に位置していて前記第5ゲート電極と長さ及び幅がほぼ同じである前記第6トランジスタの第6ゲート電極を形成する工程と、
前記第2乃至第6素子領域それぞれに位置する前記半導体基板を第1マスク膜で覆う工程と、
前記第1マスク膜及び前記第1ゲート電極をマスクとして前記第1素子領域に位置する前記半導体基板に第1導電型の不純物を導入することにより、前記第1トランジスタの低濃度不純物領域を形成する工程と、
前記第1マスク膜を除去する工程と、
前記第1乃至第3素子領域、第5素子領域及び第6素子領域それぞれに位置する前記半導体基板を第2マスク膜で覆う工程と、
前記第2マスク膜及び前記第4ゲート電極をマスクとして前記第4素子領域に位置する前記半導体基板に第2導電型の不純物を導入することにより、前記第4トランジスタの低濃度不純物領域を形成する工程と、
前記第2マスク膜を除去する工程と、
前記第1ゲート電極の側壁に位置する第1サイドウォール、及び前記第4ゲート電極の側壁に位置する第2サイドウォールを形成する工程と、
前記第4乃至第6素子領域それぞれに位置する前記半導体基板を第3マスク膜で覆う工程と、
前記第3マスク膜、前記第1サイドウォール、及び前記第1乃至第3ゲート電極をマスクとして前記第1乃至第3素子領域に位置する前記半導体基板に第1導電型の不純物を導入することにより、前記第1トランジスタのソース及びドレインとなる第1不純物領域、前記第2トランジスタのソース及びドレインとなる第2不純物領域、並びに前記第3トランジスタのソース及びドレインとなる第3不純物領域
を形成する工程と、
前記第3マスク膜を除去する工程と、
前記第1乃至第3素子領域それぞれに位置する前記半導体基板を第4マスク膜で覆う工程と、
前記第4マスク膜、前記第2サイドウォール、及び前記第4乃至第6ゲート電極をマスクとして前記第4乃至第6素子領域に位置する前記半導体基板に第2導電型の不純物を導入することにより、前記第4トランジスタのソース及びドレインとなる第4不純物領域、前記第5トランジスタのソース及びドレインとなる第5不純物領域、並びに前記第6トランジスタのソース及びドレインとなる第6不純物領域
を形成する工程と、
前記第4マスク膜を除去する工程とを具備する。
上記した各半導体装置の製造方法において、前記第2トランジスタ及び前記第3トランジスタは、例えばオペアンプ回路の一部である。
本発明に係る半導体装置は、第1ゲート電極、低濃度不純物領域、並びにソース及びドレインとなる第1不純物領域を具備する第1トランジスタと、
第2ゲート電極、並びにソース及びドレインとなる第2不純物領域を具備していて低濃度不純物領域を具備しない第2トランジスタと、
第3ゲート電極、並びにソース及びドレインとなる第3不純物領域を具備していて低濃度不純物領域を具備しない第3トランジスタと、
を有し、前記第2トランジスタ及び前記第3トランジスタは略同一形状を有する。
前記第1ゲート電極の幅は、例えば1.5μm以下である。
第2ゲート電極、並びにソース及びドレインとなる第2不純物領域を具備していて低濃度不純物領域を具備しない第2トランジスタと、
第3ゲート電極、並びにソース及びドレインとなる第3不純物領域を具備していて低濃度不純物領域を具備しない第3トランジスタと、
を有し、前記第2トランジスタ及び前記第3トランジスタは略同一形状を有する。
前記第1ゲート電極の幅は、例えば1.5μm以下である。
以下、図面を参照して本発明の実施形態について説明する。図1及び図2の各図は、本発明の第1の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、図2(B)に示すように、第1素子領域1aに位置する第1トランジスタ10a、第2素子領域1bに位置する第2トランジスタ10b、及び第3素子領域1cに位置する第3トランジスタ10cを有する。第1トランジスタ10aはロジック回路の一部であり、第2トランジスタ10b及び第3トランジスタ10cは、アナログ回路の一部であり、互いの特性差を可能な限り小さくする必要がある。第2トランジスタ10b及び第3トランジスタ10cは互いに隣に位置しており、かつ略同一の構成及び形状を有する。
まず図1(A)に示すように、シリコン基板1に素子分離膜2を形成し、第1素子領域1a、第2素子領域1b、及び第3素子領域1cを相互に分離する。次いで、シリコン基板1を熱酸化する。これにより、第2素子領域1bに位置するシリコン基板1には、第2トランジスタ10bのゲート絶縁膜3bが形成され、第3素子領域1cに位置するシリコン基板1には、第3トランジスタ10cのゲート絶縁膜3cが形成される。また、第1素子領域1aに位置するシリコン基板1には、熱酸化膜(図示せず)が形成される。この状態において、ゲート絶縁膜3b,3cは必要な厚さを有していない。
次いで、ゲート絶縁膜3b,3c上にレジスト膜(図示せず)を形成し、このレジスト膜をマスクとして、第1素子領域1aに位置する熱酸化膜をエッチングして除去する。その後、レジスト膜を除去する。次いで、シリコン基板1を熱酸化する。これにより、第1素子領域1aに位置するシリコン基板1には、第1トランジスタ10aのゲート絶縁膜3aが形成される。また、ゲート絶縁膜3b,3cも厚くなり、必要な厚さになる。ゲート絶縁膜3b,3cの暑さは略同じである。
次いで、ゲート絶縁膜3a,3b,3c上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート絶縁膜3a上には第1トランジスタ10aのゲート電極4aが形成され、ゲート絶縁膜3b上には第2トランジスタ10bのゲート電極4bが形成され、ゲート絶縁膜3c上には第3トランジスタ10cのゲート電極4cが形成される。ゲート電極4b,4cの長さ及び幅は、互いに略同じである。
次いで、図1(B)に示すように、第1素子領域1aを含む全面上にフォトレジスト膜50を塗布し、フォトレジスト膜50を露光及び現像する。これにより、第2素子領域1b及び第3素子領域1c上に位置するフォトレジスト膜50は除去され、第1素子領域1aに位置するシリコン基板1がフォトレジスト膜50で覆われた状態になる。次いで、フォトレジスト膜50、素子分離膜2、及びゲート電極4b,4cをマスクとして、シリコン基板1に不純物を導入する。これにより、第2素子領域1bに位置するシリコン基板1には、第2トランジスタ10bのソース及びドレインとなる不純物領域7bが形成され、第3素子領域1cに位置するシリコン基板1には、第3トランジスタ10cのソース及びドレインとなる不純物領域7cが形成される。
このようにして、第2トランジスタ10b及び第3トランジスタ10cが形成される。
このようにして、第2トランジスタ10b及び第3トランジスタ10cが形成される。
その後、図2(A)に示すようにフォトレジスト膜50を除去する。次いで、第2素子領域1b及び第3素子領域1cを含む全面上に、フォトレジスト膜52を塗布し、フォトレジスト膜52を露光及び現像する。これにより、第1素子領域1aに位置するフォトレジスト膜52は除去され、第2素子領域1bに位置するシリコン基板1及び第3素子領域1cに位置するシリコン基板1がフォトレジスト膜52に覆われた状態になる。次いで、フォトレジスト膜52及びゲート電極4aをマスクとして、シリコン基板1に不純物を導入する。これにより、第1素子領域1aに位置するシリコン基板1には、第1トランジスタ10aの低濃度不純物領域(LDD領域)6aが形成される。なお、本図に示す工程において、フォトレジスト膜52を形成せずに不純物導入を行ってもよい。
その後、図2(B)に示すようにフォトレジスト膜52を除去する。次いで、ゲート電極4a,4b,4c上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極4a,4b,4cの側壁には、サイドウォール5a,5b,5cが形成される。
次いで、素子分離膜2、ゲート電極4a,4b,4c、及びサイドウォール5a,5b,5cをマスクとして、シリコン基板1に不純物を導入する。これにより第1素子領域1aに位置するシリコン基板1には、第1トランジスタ10aのソース及びドレインとなる不純物領域7aが形成される。
このようにして、第1トランジスタ10aが形成される。
このようにして、第1トランジスタ10aが形成される。
図3は、第2トランジスタ10b及び第3トランジスタ10cを有するアナログ回路の一例を示す回路図である。本図に示すアナログ回路はオペレーショナル・アンプの差動対等部分に使用されている。
図4は、第2トランジスタ10bと第3トランジスタ10cの閾値電圧差の標準偏差と、第2トランジスタ10bのゲート面積(L・W)の平方根の逆数との相関を示すグラフである。(A)は第2トランジスタ10b及び第3トランジスタ10cがn型の場合を示しており、(B)は第2トランジスタ10b及び第3トランジスタ10cがp型の場合を示している。なお、比較例として、図10に示した第2トランジスタ110bと第3トランジスタ110cの閾値電圧差の標準偏差と、第2トランジスタ110bのゲート面積(L・W)の平方根の逆数との相関を示す。
一般的に、トランジスタの閾値電圧のばらつきは、ゲート面積の平方根に逆数に比例する。そして、図4に示したグラフの傾きが小さいほど、トランジスタの閾値電圧のばらつきが小さいといえる。図4(A)及び(B)によれば、第2トランジスタ10bと第3トランジスタ10cの閾値電圧差(すなわち閾値電圧のばらつき)は、比較例より小さい。
以上、本発明の第1の実施形態によれば、第2トランジスタ10b及び第3トランジスタ10cは、低濃度不純物領域(LDD領域)を有していない。このため、第2トランジスタ10bの特性と第3トランジスタ10cの特性の差を小さくして、かつこの差がばらつく範囲を狭くすることができる。
図5、図6、及び図7の各図は、本発明の第2の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、第1トランジスタ10a、第2トランジスタ10b、及び第3トランジスタ10cが第1導電型のトランジスタである点、並びに図7(B)に示すように、第4トランジスタ10d、第5トランジスタ10e、及び第6トランジスタ10fを有している点が、第1の実施形態によって製造される半導体装置と異なる。
第4トランジスタ10d、第5トランジスタ10e、及び第6トランジスタ10fは第2導電型である。第4トランジスタ10dはロジック回路の一部であり、第5トランジスタ10e及び第6トランジスタ10fは、アナログ回路の一部であり、互いの特性差を可能な限り小さくする必要がある。第5トランジスタ10e及び第6トランジスタ10fは互いに隣に位置しており、かつ略同一の構成及び形状を有する。
以下、第1の実施形態と同様の構成については同一の符号を付し、説明を省略する。
以下、第1の実施形態と同様の構成については同一の符号を付し、説明を省略する。
まず図5(A)に示すように、シリコン基板1に素子分離膜2を形成し、第1素子領域1a、第2素子領域1b、第3素子領域1c、第4素子領域1d、第5素子領域1e、及び第6素子領域1fを相互に分離する。次いで、シリコン基板1を熱酸化する。これにより第2トランジスタ10bのゲート絶縁膜3b、第3トランジスタ10cのゲート絶縁膜3c、第5素子領域1eに位置している第5トランジスタ10eのゲート絶縁膜3e、及び、第6素子領域1fに位置している第6トランジスタ10fのゲート絶縁膜3fが、シリコン基板1に形成される。また、第1素子領域1a及び第4素子領域1dに位置するシリコン基板1それぞれには、熱酸化膜(図示せず)が形成される。この状態において、ゲート絶縁膜3b,3c,3e,3fは必要な厚さを有していない。
次いで、ゲート絶縁膜3b,3c,3e,3f上にレジスト膜(図示せず)を形成し、このレジスト膜をマスクとして、第1素子領域1a及び第4素子領域1dに位置する熱酸化膜をエッチングして除去する。その後、レジスト膜を除去する。次いで、シリコン基板1を熱酸化する。これにより、第1素子領域1aには第1トランジスタ10aのゲート絶縁膜3aが形成され、かつ第4素子領域1dには第4トランジスタ10dのゲート絶縁膜3dが形成される。また、ゲート絶縁膜3b,3c,3e,3fも厚くなり、必要な厚さになる。ゲート絶縁膜3b,3c,3e,3fの厚さは互いに略同じである。
次いで、ゲート絶縁膜3a〜3f上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、第1トランジスタ10aのゲート電極4a、第2トランジスタ10bのゲート電極4b、第3トランジスタ10cのゲート電極4c、第4トランジスタ10dのゲート電極4d、第5トランジスタ10eのゲート電極4e、及び第6トランジスタのゲート電極4fが形成される。ゲート電極4a〜4fは、それぞれゲート絶縁膜3a〜3f上に位置している。ゲート電極4b,4c,4e,4fの幅及び長さは、互いの略同じである。
次いで、図5(B)に示すように、第1素子領域1a、第4素子領域1d、第5素子領域1e及び第6素子領域1fを含む全面上にフォトレジスト膜50を塗布し、フォトレジスト膜50を露光及び現像する。これにより、第2素子領域1b及び第3素子領域1c上に位置するフォトレジスト膜50は除去され、第1素子領域1a、第4素子領域1d、第5素子領域1e及び第6素子領域1fそれぞれに位置するシリコン基板1がフォトレジスト膜50で覆われた状態になる。次いで、フォトレジスト膜50、素子分離膜2、及びゲート電極4b,4cをマスクとして、シリコン基板1に第1導電型の不純物を導入する。これにより、第2トランジスタ10bのソース及びドレインとなる不純物領域7b、並びに第3トランジスタ10cのソース及びドレインとなる不純物領域7cが形成される。
このようにして、第2トランジスタ10b及び第3トランジスタ10cが形成される。
このようにして、第2トランジスタ10b及び第3トランジスタ10cが形成される。
その後、図6(A)に示すようにフォトレジスト膜50を除去する。次いで、第1素子領域1a、第2素子領域1b、第3素子領域1c、及び第4素子領域1dを含む全面上にフォトレジスト膜54を塗布し、フォトレジスト膜54を露光及び現像する。これにより、第5素子領域1e及び第6素子領域1f上に位置するフォトレジスト膜54は除去され、第1素子領域1a、第2素子領域1b、第3素子領域1c、及び第4素子領域1dそれぞれに位置するシリコン基板1がフォトレジスト膜54で覆われた状態になる。次いで、フォトレジスト膜54、素子分離膜2、及びゲート電極4e,4fをマスクとして、シリコン基板1に第2導電型の不純物を導入する。これにより、第5素子領域1eに位置するシリコン基板1には、第5トランジスタ10eのソース及びドレインとなる不純物領域7eが形成され、第6素子領域1fに位置するシリコン基板1には、第6トランジスタ10fのソース及びドレインとなる不純物領域7fが形成される。
このようにして、第5トランジスタ10e及び第6トランジスタ10fが形成される。
このようにして、第5トランジスタ10e及び第6トランジスタ10fが形成される。
その後、図6(B)に示すようにフォトレジスト膜54を除去する。次いで、第2素子領域1b、第3素子領域1c、第4素子領域1d、第5素子領域1e、及び第6素子領域1fを含む全面上に、フォトレジスト膜52を塗布し、フォトレジスト膜52を露光及び現像する。これにより、第1素子領域1aに位置するフォトレジスト膜52は除去され、第2素子領域1b、第3素子領域1c、第4素子領域1d、第5素子領域1e、及び第6素子領域1fそれぞれに位置するシリコン基板1がフォトレジスト膜52に覆われた状態になる。次いで、フォトレジスト膜52、素子分離膜2、及びゲート電極4aをマスクとして、シリコン基板1に第1導電型の不純物を導入する。これにより、第1トランジスタ10aの低濃度不純物領域6aが形成される。なお、本図に示す工程において、第2素子領域1b及び第3素子領域1cそれぞれに位置するシリコン基板1は、フォトレジスト膜52によって覆われていなくてもよい。
その後、図7(A)に示すようにフォトレジスト膜52を除去する。次いで、第1素子領域1a、第2素子領域1b、第3素子領域1c、第5素子領域1e、及び第6素子領域1fを含む全面上に、フォトレジスト膜56を塗布し、フォトレジスト膜56を露光及び現像する。これにより、第4素子領域1dに位置するフォトレジスト膜56は除去され、第1素子領域1a、第2素子領域1b、第3素子領域1c、第5素子領域1e、及び第6素子領域1fそれぞれに位置するシリコン基板1がフォトレジスト膜56に覆われた状態になる。次いで、フォトレジスト膜56、素子分離膜2、及びゲート電極4dをマスクとして、シリコン基板1に第2導電型の不純物を導入する。これにより、第4素子領域1dに位置するシリコン基板1には、第4トランジスタ10dの低濃度不純物領域(LDD領域)6dが形成される。なお、本図に示す工程において、第5素子領域1e及び第6素子領域1fそれぞれに位置するシリコン基板1は、フォトレジスト膜56によって覆われていなくてもよい。
その後、図7(B)に示すように、フォトレジスト膜56を除去する。次いで、ゲート電極4a〜4fを含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極4a〜4fの側壁には、それぞれサイドウォール5a〜5fが形成される。
次いで、第4素子領域1d、第5素子領域1e、及び第6素子領域1fを含む全面上に、フォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第1素子領域1aに位置するフォトレジスト膜は除去され、第4素子領域1d、第5素子領域1e、及び第6素子領域1fそれぞれに位置するシリコン基板1がフォトレジスト膜に覆われた状態になる。なお、第2素子領域1b、第3素子領域1cに位置するシリコン基板1は、フォトレジスト膜に覆われていても良いし、覆われていなくても良い。次いで、フォトレジスト膜、素子分離膜2、ゲート電極4a、及びサイドウォール5aをマスクとして、シリコン基板1に第1導電型の不純物を導入する。これにより、第1トランジスタ10aのソース及びドレインとなる不純物領域7aが形成される。その後、レジストパターンを除去する。
このようにして第1トランジスタ10aが形成される。
このようにして第1トランジスタ10aが形成される。
次いで、第1素子領域1a、第2素子領域1b、及び第3素子領域1cを含む全面上に、フォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第4素子領域1dに位置するフォトレジスト膜は除去され、第1素子領域1a、第2素子領域1b、及び第3素子領域1cそれぞれに位置するシリコン基板1がフォトレジスト膜に覆われた状態になる。なお、第5素子領域1e、第6素子領域1fに位置するシリコン基板1は、フォトレジスト膜に覆われていても良いし、覆われていなくても良い。次いで、フォトレジスト膜、素子分離膜2、ゲート電極4d、及びサイドウォール5dをマスクとして、シリコン基板1に第2導電型の不純物を導入する。これにより、第4トランジスタ10dのソース及びドレインとなる不純物領域7dが形成される。その後、レジストパターンを除去する。
このようにして第4トランジスタ10dが形成される。
このようにして第4トランジスタ10dが形成される。
以上、第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。また、第5トランジスタ10e及び第6トランジスタ10fは、低濃度不純物領域(LDD領域)を有していない。このため、第5トランジスタ10eの特性と第6トランジスタ10fの特性の差を小さくして、かつこの差がばらつく範囲を狭くすることができる。
図8及び図9の各図は、本発明の第3の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、第2の実施形態によって製造される半導体装置と略同様の構成を有する。以下、第2の実施形態と同様の構成については同一の符号を付し、説明を省略する。
まず図8(A)に示すように、シリコン基板1に素子分離膜2を形成し、さらにゲート絶縁膜3a〜3f、及びゲート電極4a〜4fを形成する。これらの形成方法は、第2の実施形態と同様である。
次いで、第2素子領域1b、第3素子領域1c、第4素子領域1d、第5素子領域1e、及び第6素子領域1fを含む全面上に、フォトレジスト膜52を塗布し、フォトレジスト膜52を露光及び現像する。これにより、第1素子領域1aに位置するフォトレジスト膜52は除去され、第2素子領域1b、第3素子領域1c、第4素子領域1d、第5素子領域1e、及び第6素子領域1fそれぞれに位置するシリコン基板1がフォトレジスト膜52に覆われた状態になる。次いで、フォトレジスト膜52、素子分離膜2、及びゲート電極4aをマスクとして、シリコン基板1に第1導電型の不純物を導入する。これにより、第1トランジスタ10aの低濃度不純物領域6aが形成される。
その後、図8(B)に示すようにフォトレジスト膜52を除去する。次いで、第1素子領域1a、第2素子領域1b、第3素子領域1c、第5素子領域1e、及び第6素子領域1fを含む全面上に、フォトレジスト膜56を塗布し、フォトレジスト膜56を露光及び現像する。これにより、第4素子領域1dに位置するフォトレジスト膜56は除去され、第1素子領域1a、第2素子領域1b、第3素子領域1c、第5素子領域1e、及び第6素子領域1fそれぞれに位置するシリコン基板1がフォトレジスト膜56に覆われた状態になる。次いで、フォトレジスト膜56、素子分離膜2、及びゲート電極4dをマスクとして、シリコン基板1に第2導電型の不純物を導入する。これにより、第4素子領域1dに位置するシリコン基板1には、第4トランジスタ10dの低濃度不純物領域6dが形成される。
その後、図9に示すように、フォトレジスト膜56を除去する。次いで、ゲート電極4a〜4fを含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極4a〜4fの側壁には、それぞれサイドウォール5a〜5fが形成される。
次いで、第4素子領域1d、第5素子領域1e、及び第6素子領域1fを含む全面上に、フォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第1素子領域1aに位置するフォトレジスト膜は除去され、第4素子領域1d、第5素子領域1e、及び第6素子領域1fそれぞれに位置するシリコン基板1がフォトレジスト膜に覆われた状態になる。次いで、フォトレジスト膜、素子分離膜2、ゲート電極4a,4b,4c、及びサイドウォール5a,5b,5cをマスクとして、シリコン基板1に第1導電型の不純物を導入する。これにより、第1トランジスタ10aのソース及びドレインとなる不純物領域7a、第2トランジスタ10bのソース及びドレインとなる不純物領域7b、並びに第3トランジスタ10cのソース及びドレインとなる不純物領域7cが形成される。その後、レジストパターンを除去する。
このようにして第1トランジスタ10a、第2トランジスタ10b、及び第3トランジスタ10cが形成される。この状態において、図9中の実線で示すように、不純物領域7b,7cは、サイドウォール5b,5cの下方には位置していない。
次いで、第1素子領域1a、第2素子領域1b、及び第3素子領域1cを含む全面上に、フォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第4素子領域1dに位置するフォトレジスト膜は除去され、第1素子領域1a、第2素子領域1b、及び第3素子領域1cそれぞれに位置するシリコン基板1がフォトレジスト膜に覆われた状態になる。次いで、フォトレジスト膜、素子分離膜2、ゲート電極4d,4e,4f、及びサイドウォール5d,5e,5fをマスクとして、シリコン基板1に第2導電型の不純物を導入する。これにより、第4トランジスタ10dのソース及びドレインとなる不純物領域7d、第5トランジスタ10eのソース及びドレインとなる不純物領域7e、及び第6トランジスタ10fのソース及びドレインとなる不純物領域7fが形成される。その後、レジストパターンを除去する。
このようにして第4トランジスタ10d、第5トランジスタ10e、及び第6トランジスタ10fが形成される。この状態において、図9中の実線で示すように、不純物領域7e,7fは、サイドウォール5e,5fの下方には位置していない。
その後、シリコン基板1を熱処理して不純物を拡散させる。これにより、不純物領域7b,7c,7e,7fに含まれる不純物の一部は、図9中の点線で示すように、サイドウォール5b,5c,5e,5fの下方に広がる。
本実施形態によっても第2の実施形態と同様の効果を得ることができる。
本実施形態によっても第2の実施形態と同様の効果を得ることができる。
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第1の実施形態において、図1(B)を用いて説明した工程と、図2(A)を用いて説明した工程の順序を逆にしてもよい。また第2の実施形態において、図6(B)及び図7(A)を用いて説明した工程と、図5(B)及び図6(A)を用いて説明した工程の順序を逆にしてもよい。
1,100…シリコン基板、1a,100a…第1素子領域、1b,100b…第2素子領域、1c,100c…第3素子領域、1d…第4素子領域、1e…第5素子領域、1f…第6素子領域、2…素子分離膜、3a〜3f…ゲート絶縁膜、4a〜4f…ゲート電極、5a〜5f…サイドウォール、6a,6d,106a,106b,106c…低濃度不純物領域、7a〜7f,107a,107b,107c…不純物領域、10a,110a…第1トランジスタ、10b,110b…第2トランジスタ、10c,110c…第3トランジスタ、10d…第4トランジスタ、10e…第5トランジスタ、10f…第6トランジスタ、50,52,54,56…フォトレジスト膜
Claims (7)
- 第1素子領域に位置する半導体基板に第1トランジスタの第1ゲート絶縁膜を形成し、第2素子領域に位置する前記半導体基板に第2トランジスタの第2ゲート絶縁膜を形成し、かつ第3素子領域に位置する前記半導体基板に前記第2ゲート絶縁膜と略同じ厚さである第3トランジスタの第3ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上に位置する前記第1トランジスタの第1ゲート電極、前記第2ゲート絶縁膜上に位置する前記第2トランジスタの第2ゲート電極、及び前記第3ゲート絶縁膜上に位置していて前記第2ゲート電極と長さ及び幅がほぼ同じである前記第3トランジスタの第3ゲート電極を形成する工程と、
前記第1素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜、前記第2ゲート電極、及び前記第3ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第2素子領域に位置する前記半導体基板に、前記第2トランジスタのソース及びドレインとなる第2不純物領域を形成し、かつ前記第3素子領域に位置する前記半導体基板に、前記第3トランジスタのソース及びドレインとなる第3不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第1ゲート電極をマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタの低濃度不純物領域を形成する工程と、
前記第1ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記第1ゲート電極及び前記サイドウォールをマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタのソース及びドレインとなる第1不純物領域を形成する工程と、
を具備する半導体装置の製造方法。 - 第1素子領域に位置する半導体基板に第1トランジスタの第1ゲート絶縁膜を形成し、第2素子領域に位置する前記半導体基板に第2トランジスタの第2ゲート絶縁膜を形成し、かつ第3素子領域に位置する前記半導体基板に前記第2ゲート絶縁膜と略同じ厚さである第3トランジスタの第3ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上に位置する前記第1トランジスタの第1ゲート電極、前記第2ゲート絶縁膜上に位置する前記第2トランジスタの第2ゲート電極、及び前記第3ゲート絶縁膜上に位置していて前記第2ゲート電極と長さ及び幅がほぼ同じである前記第3トランジスタの第3ゲート電極を形成する工程と、
前記第1ゲート電極をマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタの低濃度不純物領域を形成する工程と、
前記第1素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜、前記第2ゲート電極、及び前記第3ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第2素子領域に位置する前記半導体基板に、前記第2トランジスタのソース及びドレインとなる第2不純物領域を形成し、かつ前記第3素子領域に位置する前記半導体基板に、前記第3トランジスタのソース及びドレインとなる第3不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第1ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記第1ゲート電極及び前記サイドウォールをマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタのソース及びドレインとなる不純物領域を形成する工程と、
を具備する半導体装置の製造方法。 - 第1素子領域に位置する半導体基板に第1トランジスタの第1ゲート絶縁膜を形成し、第2素子領域に位置する前記半導体基板に第2トランジスタの第2ゲート絶縁膜を形成し、かつ第3素子領域に位置する前記半導体基板に前記第2ゲート絶縁膜と略同じ厚さである第3トランジスタの第3ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上に位置する前記第1トランジスタの第1ゲート電極、前記第2ゲート絶縁膜上に位置する前記第2トランジスタの第2ゲート電極、及び前記第3ゲート絶縁膜上に位置していて前記第2ゲート電極と長さ及び幅がほぼ同じである前記第3トランジスタの第3ゲート電極を形成する工程と、
前記第2素子領域に位置する前記半導体基板、及び前記第3素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜及び前記第1ゲート電極をマスクとして前記第1素子領域に位置する前記半導体基板に不純物を導入することにより、前記第1トランジスタの低濃度不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第1ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記サイドウォール、前記第1ゲート電極、前記第2ゲート電極、及び前記第3ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第1素子領域に位置する前記半導体基板に、前記第1トランジスタのソース及びドレインとなる第1不純物領域を形成し、前記第2素子領域に位置する前記半導体基板に、前記第2トランジスタのソース及びドレインとなる第2不純物領域を形成し、かつ前記第3素子領域に位置する前記半導体基板に、前記第3トランジスタのソース及びドレインとなる第3不純物領域を形成する工程と、
を具備する半導体装置の製造方法。 - 第1導電型の第1乃至第3トランジスタ、及び第2導電型の第4乃至第6トランジスタを具備する半導体装置の製造方法であって、
第1素子領域に位置する半導体基板に前記第1トランジスタの第1ゲート絶縁膜を形成し、第2素子領域に位置する前記半導体基板に前記第2トランジスタの第2ゲート絶縁膜を形成し、第3素子領域に位置する前記半導体基板に前記第2ゲート絶縁膜と略同じ厚さである前記第3トランジスタの第3ゲート絶縁膜を形成し、第4素子領域に位置する半導体基板に前記第4トランジスタの第4ゲート絶縁膜を形成し、第5素子領域に位置する前記半導体基板に前記第5トランジスタの第5ゲート絶縁膜を形成し、第6素子領域に位置する前記半導体基板に前記第5ゲート絶縁膜と略同じ厚さである前記第6トランジスタの第6ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上に位置する前記第1トランジスタの第1ゲート電極、前記第2ゲート絶縁膜上に位置する前記第2トランジスタの第2ゲート電極、前記第3ゲート絶縁膜上に位置していて前記第2ゲート電極と長さ及び幅がほぼ同じである前記第3トランジスタの第3ゲート電極、前記第4ゲート絶縁膜上に位置する前記第4トランジスタの第4ゲート電極、前記第5ゲート絶縁膜上に位置する前記第5トランジスタの第5ゲート電極、前記第6ゲート絶縁膜上に位置していて前記第5ゲート電極と長さ及び幅がほぼ同じである前記第6トランジスタの第6ゲート電極を形成する工程と、
前記第2乃至第6素子領域それぞれに位置する前記半導体基板を第1マスク膜で覆う工程と、
前記第1マスク膜及び前記第1ゲート電極をマスクとして前記第1素子領域に位置する前記半導体基板に第1導電型の不純物を導入することにより、前記第1トランジスタの低濃度不純物領域を形成する工程と、
前記第1マスク膜を除去する工程と、
前記第1乃至第3素子領域、第5素子領域及び第6素子領域それぞれに位置する前記半導体基板を第2マスク膜で覆う工程と、
前記第2マスク膜及び前記第4ゲート電極をマスクとして前記第4素子領域に位置する前記半導体基板に第2導電型の不純物を導入することにより、前記第4トランジスタの低濃度不純物領域を形成する工程と、
前記第2マスク膜を除去する工程と、
前記第1ゲート電極の側壁に位置する第1サイドウォール、及び前記第4ゲート電極の側壁に位置する第2サイドウォールを形成する工程と、
前記第4乃至第6素子領域それぞれに位置する前記半導体基板を第3マスク膜で覆う工程と、
前記第3マスク膜、前記第1サイドウォール、及び前記第1乃至第3ゲート電極をマスクとして前記第1乃至第3素子領域に位置する前記半導体基板に第1導電型の不純物を導入することにより、前記第1トランジスタのソース及びドレインとなる第1不純物領域、前記第2トランジスタのソース及びドレインとなる第2不純物領域、並びに前記第3トランジスタのソース及びドレインとなる第3不純物領域
を形成する工程と、
前記第3マスク膜を除去する工程と、
前記第1乃至第3素子領域それぞれに位置する前記半導体基板を第4マスク膜で覆う工程と、
前記第4マスク膜、前記第2サイドウォール、及び前記第4乃至第6ゲート電極をマスクとして前記第4乃至第6素子領域に位置する前記半導体基板に第2導電型の不純物を導入することにより、前記第4トランジスタのソース及びドレインとなる第4不純物領域、前記第5トランジスタのソース及びドレインとなる第5不純物領域、並びに前記第6トランジスタのソース及びドレインとなる第6不純物領域
を形成する工程と、
前記第4マスク膜を除去する工程と、
を具備する半導体装置の製造方法。 - 前記第2トランジスタ及び前記第3トランジスタは、オペアンプ回路の一部である請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
- 第1ゲート絶縁膜、第1ゲート電極、低濃度不純物領域、並びにソース及びドレインとなる第1不純物領域を具備する第1トランジスタと、
第2ゲート絶縁膜、第2ゲート電極、並びにソース及びドレインとなる第2不純物領域を具備していて低濃度不純物領域を具備しない第2トランジスタと、
前記第2ゲート絶縁膜と略同じ厚さの第2ゲート絶縁膜、前記第2ゲート電極と長さ及び幅が略同じである第3ゲート電極、並びにソース及びドレインとなる第3不純物領域を具備していて低濃度不純物領域を具備しない第3トランジスタと、
を有する半導体装置。 - 前記第1ゲート電極の幅は1.5μm以下である請求項6に記載の半導体装置。
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