KR20140086807A - 반도체 구조물 및 반도체 구조물을 형성하는 방법 - Google Patents
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Abstract
구조물 및 구조물을 형성하는 방법이 개시된다. 실시예에 따라, 구조물은 기판의 각각 3개의 영역에 3개의 디바이스들을 포함한다. 제 1 디바이스는 제 1 게이트 스택을 포함하고, 제 1 게이트 스택은 제 1 유전층을 포함한다. 제 2 디바이스는 제 2 게이트 스택을 포함하고, 제 2 게이트 스택은 제 2 유전층을 포함한다. 제 3 디바이스는 제 3 게이트 스택을 포함하고, 제 3 게이트 스택은 제 3 유전층을 포함한다. 제 3 유전층의 두께는 제 2 유전층의 두께보다 얇고, 제 2 유전층의 두께는 제 1 유전층의 두께보다 얇다. 제 3 게이트 스택의 게이트 길이는 결국 제 1 게이트 스택의 게이트 길이 및 제 2 게이트 스택의 게이트 길이와 상이하다.
Description
본 출원은 발명의 명칭이 "Novel Power Gating Approach on TGO Devices in HKMG CMOS Technology"이고 2012년 12월 28일자에 출원된 미국 가특허 번호 제61/747,106호의 우선권을 주장하고, 이 출원은 참조에 의해 그 전체가 본 명세서에 통합된다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. IC 물질 및 설계에서 기술적 진보는 IC 세대를 만들었고, 각각의 세대는 이전 세대보다 더욱 작고 더욱 복잡한 회로를 갖는다. 그러나, 이러한 진보는 IC 제조 및 처리의 복잡성을 증가시키고, 이러한 진보를 실현하기 위해, IC 제조 및 처리에서 유사한 개발이 필요하다.
IC 진화 동안에, 피처 크기[예컨대, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인)]는 감소한 반면, 기능 밀도(예컨대, 칩 영역당 상호접속된 디바이스의 수)는 일반적으로 증가하였다. 이러한 축소 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 그러나, 디바이스를 지속적으로 축소시킴으로써, 상호접속된 디바이스들의 다양한 성능 특성들 간의 차이가 악화될 수 있다.
본 발명의 목적은 반도체 구조물 및 반도체 구조물을 형성하는 방법을 제공하는 것이다.
실시예는 구조물이다. 구조물은 기판의 각각 3개의 영역에 3개의 디바이스들을 포함한다. 제 1 디바이스는 제 1 게이트 스택을 포함하고, 제 1 게이트 스택은 제 1 유전층을 포함한다. 제 2 디바이스는 제 2 게이트 스택을 포함하고, 제 2 게이트 스택은 제 2 유전층을 포함한다. 제 3 디바이스는 제 3 게이트 스택을 포함하고, 제 3 게이트 스택은 제 3 유전층을 포함한다. 제 3 유전층의 두께는 제 2 유전층의 두께보다 얇고, 제 2 유전층의 두께는 제 1 유전층의 두께보다 얇다. 제 3 게이트 스택의 게이트 길이는 결국 제 1 게이트 스택의 게이트 길이 및 제 2 게이트 스택의 게이트 길이와 상이하다.
다른 실시예는 구조물이다. 구조물은 기판의 제 1 영역, 제 2 영역 및 제 3 영역을 포함한다. 제 1 영역은 제 1 디바이스 및 제 2 디바이스를 포함한다. 제 2 영역은 제 3 디바이스 및 제 4 디바이스를 포함한다. 제 3 영역은 제 5 디바이스 및 제 6 디바이스를 포함한다. 제 1 디바이스, 제 2 디바이스, 제 3 디바이스, 제 4 디바이스, 제 5 디바이스 및 제 6 디바이스는 제 1 게이트 스택, 제 2 게이트 스택, 제 3 게이트 스택, 제 4 게이트 스택, 제 5 게이트 스택, 및 제 6 게이트 스택을 각각 포함한다. 제 1 게이트 스택 및 제 2 게이트 스택 각각은 제 1 두께를 갖는 제 1 유전층을 포함한다. 제 3 게이트 스택 및 제 4 게이트 스택 각각은 제 2 두께를 갖는 제 2 유전층을 포함한다. 제 5 게이트 스택 및 제 6 게이트 스택 각각은 제 3 두께를 갖는 제 3 유전층을 포함한다. 제 3 두께는 제 2 두께보다 크고, 제 2 두께는 제 1 두께보다 크다. 제 1 게이트 스택, 제 2 게이트 스택, 제 3 게이트 스택, 제 4 게이트 스택, 제 5 게이트 스택, 및 제 6 게이트 스택은 각각 제 1 게이트 스택, 제 2 게이트 스택, 제 3 게이트 스택, 제 4 게이트 스택, 제 5 게이트 스택, 및 제 6 게이트 스택의 대향하는 측벽들 사이에 각각의 길이를 갖는다. 제 1 길이 및 제 2 길이 각각은 제 3 길이, 제 4 길이, 제 5 길이 및 제 6 길이 각각의 치수와 상이하다. 제 1 피치는 제 1 게이트 스택과 제 2 게이트 스택 사이이다. 제 2 피치는 제 3 게이트 스택과 제 4 게이트 스택 사이이다. 제 3 피치는 제 5 게이트 스택과 제 6 게이트 스택 사이이다.
추가의 실시예는 방법이다. 방법은 기판의 제 1 영역에 제 1 유전층을 형성하는 단계, 기판의 제 2 영역에 제 2 유전층을 형성하는 단계, 기판의 제 3 영역에 제 3 유전층을 형성하는 단계, 제 1 유전층을 포함하는 제 1 게이트 스택을 형성하는 단계, 제 2 유전층을 포함하는 제 2 게이트 스택을 형성하는 단계, 및 제 3 유전층을 포함하는 제 3 게이트 스택을 형성하는 단계를 포함한다. 제 1 유전층은 제 1 두께를 갖고, 제 2 유전층은 제 2 두께를 갖고, 제 3 유전층은 제 3 두께를 갖는다. 제 1 두께는 제 2 두께보다 크고, 제 2 두께는 제 3 두께보다 크다. 제 1 게이트 스택은 제 1 게이트 길이를 갖고, 제 2 게이트 스택은 제 2 게이트 길이를 갖고, 제 3 게이트 스택은 제 3 게이트 길이를 갖는다. 제 3 게이트 길이는 제 1 게이트 길이 및 제 2 게이트 길이보다 크거나 작다.
본 발명에 따르면, 반도체 구조물 및 반도체 구조물을 형성하는 방법을 제공하는 것이 가능하다.
본 실시예 및 본 실시예의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 8은 실시예에 따른 공정 흐름 및 구조물을 나타낸다.
도 1 내지 도 8은 실시예에 따른 공정 흐름 및 구조물을 나타낸다.
이하에서는 본 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 본 발명개시는 폭넓은 다양한 특정한 상황에서 구현될 수 있는 수많은 적용 가능한 발명의 개념을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 개시된 주제를 제조하고 이용하는 특정한 방법들에 대한 단순한 예시에 불과하며, 상이한 실시예들의 범위를 한정시키려는 것은 아니다.
실시예들은 특정한 상황 즉, 반도체 디바이스를 형성하기 위한 공정에 관하여 기술될 것이고, 여기서 디바이스들 중 적어도 3개의 디바이스들은 디바이스들 간의 상이한 두께를 갖는 게이트 스택의 유전층을 포함한다. 더욱이, 디바이스들의 게이트 길이가 다양한 방식으로 바이어스될 수 있다. 다른 실시예들은 디바이스들의 수 및/또는 유전층의 두께를 변화시키는 것은 물론, 바이어싱을 다르게 하는 것을 고려한다. 이하에 특별한 순서로 기술되었지만, 방법 실시예들은 임의의 논리적인 순서로 수행될 수 있다. 부가적으로, 도면에서 사용되는 동일한 참조 번호는 동일한 컴포넌트를 나타낸다.
도 1 내지 도 8은 실시예에 따른 공정 흐름 및 구조물을 나타낸다. 도 1은 기판(20)을 나타낸다. 기판(20)은 반도체 기판일 수 있고, 반도체 기판은 또한 실리콘 기판, 실리콘 탄소 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 물질로 형성된 기판일 수 있다. 기판(20)은 벌크 기판, 실리콘 온 인슐레이터(semiconductor-on-insulator; SOI) 기판, 또는 다른 수용 가능한 기판일 수 있다. 기판(20)은 p형 불순물 또는 n형 불순물로 경도핑(lightly dope)될 수 있다. 기판(20)의 제 1 영역(22), 제 2 영역(24), 제 3 영역(26), 및 제 4 영역(28)이 도 1에서 식별된다. 실시예에서, 제 1 영역(22)은 코어 회로를 위한 디바이스들을 포함하는 것과 같은 얇은 코어 영역으로, 여기서 트랜지스터들은 얇은 게이트 유전체를 갖고; 제 2 영역(24)은 코어 회로를 위한 디바이스들을 포함하는 것과 같은 두꺼운 코어 영역으로, 여기서 트랜지스터들은 비교적 두꺼운 게이트 유전체를 갖고; 제 3 영역(26)은 신호를 입력 및/또는 출력하는데 이용되는 디바이스들을 포함하는 것과 같은 입출력 영역이며; 제 4 영역(28)은 SRAM 영역과 같은 메모리 영역이다.
기판(20)은 쉘로우 트렌치 분리 영역과 같은 분리 영역(30)을 더 포함한다. 분리 영역(30)은 기판(20)에서 별도의 디바이스들의 활성 영역들을 전기적으로 분리시키는데 이용될 수 있다. 일부 분리 영역(30)은 제 1 영역(22), 제 2 영역(24), 제 3 영역(26) 및 제 4 영역(28) 중 인접한 영역들 간의 경계들을 각각 디마크(demark)할 수 있다. 분리 영역(30)의 형성은 트렌치(도시되지 않음)를 형성하기 위해 기판(20)을 에칭하는 단계, 및 분리 영역(30)을 형성하기 위해 유전체 물질로 트렌치를 충진하는 단계를 포함할 수 있다. 분리 영역(30)은 예를 들어 고밀도 플라즈마에 의해 퇴적된 실리콘 산화물로 형성될 수 있지만, 다양한 기술에 따라 형성된 다른 유전체 물질들이 또한 이용될 수 있다.
제 1 유전층(32)이 기판(20) 위에 형성된다. 실시예에서, 제 1 유전층(32)은 열 산화, 고밀도 플라즈마 퇴적 등에 의해 형성된 산화층이다. 다른 실시예들에서, 제 1 유전층(32)은 임의의 수용 가능한 기술에 의해 형성된 실리콘 산화질화물 등일 수 있다. 제 1 유전층(32)은 대략 25 Å와 대략 40 Å 사이의 두께를 가질 수 있다. 특정한 두께가 본 명세서에 예로서 제공되었지만, 상이한 실시예들은 예컨대 상이한 기술 크기의 경우 다른 두께를 가질 수 있다.
도 2는 제 2 영역(24) 및 제 4 영역(28)에 두꺼운 계면층(36)의 형성을 나타낸다. 제 1 유전층(32)은 예를 들어 제 2 영역(24) 및 제 4 영역(28)을 노출하면서 제 1 영역(22) 및 제 3 영역(26)을 커버하기 위해 제 1 유전층(32) 위에 포토레지스트(34)를 패턴화하고, 그 후에 예컨대 저농도 불화 수소산(dilute hydrofluoric acid; dHF)에 담그는 것에 의해 제 1 유전층(32)의 노출된 부분을 에칭함으로써 제 2 영역(24) 및 제 4 영역(28)으로부터 제거된다. 두꺼운 계면층(36)이 제 2 영역(24) 및 제 4 영역(28)에 있는 기판(20) 상에 퇴적된다. 두꺼운 계면층(36)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등 또는 이들의 조합을 포함할 수 있고, 열 산화 또는 화학적 산화[예를 들어, 오존 탈이온(de-ionized; DI)수에 담금], 적절한 퇴적 기술 등을 이용하여 형성될 수 있다. 실시예에서, 두꺼운 계면층(36)은 대략 10 Å와 대략 20 Å 사이의 두께를 갖는다. 실시예에서, 두꺼운 계면층(36)은 제 1 유전층(32)의 두께보다 얇은 두께를 갖는다. 그 후에, 포토레지스트(34)는 예를 들어 적절한 애싱 공정을 이용하여 제거될 수 있다.
도 3은 제 1 영역(22)에 얇은 계면층(40)의 형성을 나타낸다. 제 1 유전층(32)은 예를 들어 제 1 영역(22)을 노출하면서 제 3 영역(26)의 제 1 유전층(32) 및 제 2 영역(24)의 두꺼운 계면층(36) 및 제 4 영역(28)의 두꺼운 계면층(36) 위에 포토레지스트(38)를 패턴화하고, 그 후에 예컨대 dHF에 담그는 것에 의해 제 1 유전층(32)의 노출된 부분을 에칭함으로써 제 1 영역(22)으로부터 제거된다. 얇은 계면층(40)이 제 1 영역(22)에 있는 기판(20) 상에 퇴적된다. 얇은 계면층(40)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등 또는 이들의 조합을 포함할 수 있고, 열 산화 또는 화학적 산화(예를 들어, 오존 DI 수에 담금), 적절한 퇴적 기술 등을 이용하여 형성될 수 있다. 실시예에서, 얇은 계면층(40)은 대략 10 Å와 대략 15 Å 사이의 두께를 갖는다. 실시예에서, 얇은 계면층(40)은 두꺼운 계면층(36)의 두께보다 얇은 두께를 갖는다. 추가의 실시예에서, 얇은 계면층(40)의 두께는 두꺼운 계면층(36)의 두께보다 작고, 그 차이는 대략 1 Å과 대략 5 Å 사이와 같은, 대략 1 Å보다 크거나 같다. 그 후에, 포토레지스트(38)는 예를 들어 적절한 애싱 공정을 이용하여 제거될 수 있다.
도 4는 제 1 영역(22), 제 2 영역(24), 제 3 영역(26) 및 제 4 영역(28)에서 각각 얇은 계면층(40), 두꺼운 계면층(36), 제 1 유전층(32) 및 두꺼운 계면층(36) 상에 형성된 고유전율(high-k) 유전층(42)을 도시한다. 고유전율(high-k) 유전층(42)은 하프늄 산화물(Hf02), 또는 금속 산화물, 질화물 금속 산화물과 같은 다른 물질, 또는 Hf, Al, La, Zr, Ti, Ta, Ba, Sr, Pb, Zn, Y, Gd, Dy의 실리케이트, 이들의 조합, 및 이들의 다층을 포함할 수 있다. 특정한 예들은 Hf02, HfZrOx, HfAlOx, HfLaOx, HffiOx, HffaOx, HffiTaOx, La03, Zr02, Al203, Ta205, Ti02, 및 이들의 조합을 포함한다. 고유전율(high-k) 유전층(42)은 원자층 증착(atomic layer deposition; ALD), 플라즈마 향상된 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD), 유기 금속 화학적 기상 증착(metalorganic chemical vapor deposition; MOCVD), 플라즈마 향상된 원자층 증착(plasma enhanced atomic layer deposition; PEALD), 물리적 기상 증착(physical vapor deposition; PVD) 등을 이용하여 형성될 수 있다. 실시예에서, 고유전율(high-k) 유전층(42)의 k 값은 대략 7.0보다 크다. 일부 실시예들에서, 고유전율(high-k) 유전층(42)은 대략 10 Å와 대략 15 Å 사이와 같은, 적어도 10 Å의 두께를 갖지만, 다른 실시예들은 다른 두께를 고려한다.
도 5에서, 캡핑층(44)이 제 1 영역(22), 제 2 영역(24), 제 3 영역(26) 및 제 4 영역(28)에서 각각 고유전율(high-k) 유전층(42) 상에 형성된다. 캡핑층(44)의 예시적인 물질은 탄탈륨, 티타늄, 몰리브덴, 텅스텐, 루데늄, 백금, 코발트, 니켈, 팔라듐, 니오브, 및 합금 및/또는 이들의 질화물을 포함한다. 특히, 캡핑층(44)은 TiN 및 TaN과 같은, 금속 질화물을 포함할 수 있다. 캡핑층(44)은 PVD, ALD, 또는 다른 적용 가능한 화학적 기상 증착(CVD) 방법에 의해 형성될 수 있다. 캡핑층(44)은 대략 1.5 nm와 대략 4 nm 사이의 두께를 가질 수 있다.
도 6은 제 1 영역(22), 제 2 영역(24), 제 3 영역(26) 및 제 4 영역(28)에서 각각 캡핑층(44) 상에 게이트 전극층(46)의 형성을 나타낸다. 게이트 전극층(46)은, 폴리실리콘(도핑 또는 비도핑됨), 금속(예컨대, 탄탈륨, 티타늄, 몰리브덴, 텅스텐, 백금, 알루미늄, 하프늄, 루테늄), 금속 실리사이드(예컨대, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드), 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물) 등 또는 이들의 조합과 같은 전도성 물질을 포함한다. 게이트 전극층(46)은 CVD, LPCVD, PVD, 또는 다른 수용 가능한 퇴적 기술을 이용하여 퇴적될 수 있다. 게이트 전극층(46)의 퇴적이 컨포멀(conformal)하면, 화학적 기계적 연마(chemical mechanical polish; CMP)와 같은 평탄화 기술이 게이트 전극층(46)을 평탄화하는데 이용될 수 있다.
도 7은 제 1 영역(22)에서 게이트 스택들(50 및 52), 제 2 영역(24)에서 게이트 스택들(54 및 56), 제 3 영역(26)에서 게이트 스택들(58 및 60), 및 제 4 영역(28)에서 게이트 스택들(62 및 64)의 형성을 나타낸다. 게이트 스택들(50 및 52)은 얇은 계면층(40), 고유전율(high-k) 유전층(42), 캡핑층(44) 및 게이트 전극층(46)을 포함한다. 게이트 스택들(54, 56, 62 및 64)은 두꺼운 계면층(36), 고유전율(high-k) 유전층(42), 캡핑층(44) 및 게이트 전극층(46)을 포함한다. 게이트 스택들(58 및 60)은 제 1 유전층(32), 고유전율(high-k) 유전층(42), 캡핑층(44) 및 게이트 전극층(46)을 포함한다. 게이트 스택들(50, 52, 54, 56, 58, 60, 62, 및 64)은 게이트 전극층(46) 위에 마스크층을 퇴적하고 마스크층 위에 포토레지스트를 퇴적함으로써 형성될 수 있다. 포토레지스트는 포토리소그래피를 이용하여 패턴화될 수 있고, 후속 에칭은 포토레지스트의 패턴을 마스크층으로 전달시킬 수 있다. 마스크층을 이용하여, 게이트 스택들(50, 52, 54, 56, 58, 60, 62, 및 64)의 다양한 층들이 에칭되어 게이트 스택들(50, 52, 54, 56, 58, 60, 62, 및 64)을 형성할 수 있다. 다양한 마스킹 단계 및/또는 에칭 단계들이 모든 게이트 스택들(50, 52, 54, 56, 58, 60, 62, 및 64)에 대해 동시에 수행될 수 있거나, 일부 마스킹 단계 및/또는 에칭 단계들은 오직 하나의 영역 내의 게이트 스택들에 대해서 수행되고 유사한 마스킹 단계 및/또는 에칭 단계들이 다른 영역들 내의 게이트 스택들에 대해 별도로 수행된다.
도 7은 예시적인 게이트 길이(66, 68, 70, 및 72) 및 피치(74 및 76)를 더욱 도시한다. 도 7에서, 게이트 길이는 게이트 스택의 대향하는 측벽들 사이의 거리이다. 게이트 길이(66, 68, 70, 및 72)이 게이트 스택들(50, 52, 54, 및 56)에 대해 각각 도시된다. 도 7에서, 피치는 인접한 게이트 스택들의 대응하는 측벽들 사이의 거리이다. 피치(74)는 게이트 스택들(50 및 52) 사이에 도시되고, 피치(76)는 게이트 스택들(54 및 56) 사이에 도시된다. 다른 게이트 스택들 및 다른 영역들이 또한 명시적으로 도시되지 않은 피치 및 게이트 길이를 갖는다.
다양한 게이트 길이는 특정한 애플리케이션을 위해 수정되거나 바이어스될 수 있다. 예를 들어, 게이트 스택들(54 및 56)의 게이트 길이들(70 및 72) 각각은, 임계 치수일 수 있고, 게이트 스택들(50 및 52)의 게이트 길이들(66 및 68)은 예컨대 대략 +/- 5 nm 만큼 임계 치수로부터 달라질 수 있다. 이 예에서, 게이트 스택들(58, 60, 62, 및 64)의 게이트 길이는 또한 임계 치수일 수 있으므로, 제 1 영역(22)의 게이트 스택들(50 및 52)은 제 2 영역(24), 제 3 영역(26) 및 제 4 영역(28)의 게이트 스택들에서 이용되는 임계 치수에 대해 각각 게이트 길이 바이어스를 가질 수 있다. 게다가, 게이트 스택들(50 및 52)은 상이한 게이트 길이(66 및 68)를 가질 수 있다. 즉, 상이하게 바이어스될 수 있다. 실시예에서, 게이트 스택들(54, 56, 58, 60, 62, 및 64)의 게이트 길이는 대략 30 nm와 같은 임계 치수이고, 게이트 스택들(50 및 52)의 게이트 길이(66 및 68)은 임계 치수보다 대략 2 nm 내지 3 nm 커서, 대략 32 nm 내지 대략 33 nm와 같다. 다른 실시예들에서, 게이트 스택들(54, 56, 58, 60, 62, 및 64)은 서로 다른 게이트 길이를 갖는다. 예컨대, 게이트 스택들(54, 56, 58, 60, 62, 및 64)의 일부는 또한 바이어스될 수 있다.
일부 실시예들에서, 영역 내에서 이웃하는 게이트 스택들 간의 피치는 다른 영역들 내에서 이웃하는 게이트 스택들 간의 피치와 동일하다. 예를 들어, 게이트 스택들(50 및 52) 간의 피치(74), 게이트 스택들(54 및 56) 간의 피치(76), 게이트 스택들(58 및 60) 간의 피치, 및 게이트 스택들(62 및 64) 간의 피치는 동일하다. 실시예에서, 이러한 피치들은 대략 130 nm와 같은, 대략 90 nm와 대략 150 nm 사이일 수 있지만, 다양한 다른 피치들이 예컨대 상이한 기술 노드로 이용될 수 있다. 다른 실시예들에서, 피치들은 영역들 간에, 및/또는 주어진 영역 내의 다양한 디바이스들 사이에 변할 수 있다.
도 8은 게이트 스택들(50, 52, 54, 56, 58, 60, 62, 및 64) 중 각각의 게이트 스택을 포함하는 다양한 트랜지스터들을 위해 스페이서(80) 및 소스/드레인 영역(82)의 형성을 나타낸다. 스페이서(80) 및 소스/드레인 영역(82)은 각각의 게이스 스택에 대해 도시되었지만, 도면을 보기 어렵게 하지 않기 위해서 모두 특별하게 참조 번호로 표시되지 않았다. 스페이서(80)는 예컨대 스페이서층을 블랭킷 퇴적하고, 그 이후에 스페이서(80)를 남기기 위해서 스페이서층을 이방성 에칭함으로써 게이트 스택들(50, 52, 54, 56, 58, 60, 62, 및 64)의 측벽 상에 형성된다. 스페이서층은 실리콘 질화물, 산화질화물, 실리콘 탄화물, 실리콘 산화질화물, 산화물 등을 포함할 수 있고, CVD, PECVD, 스퍼터, 및 다른 적합한 기술과 같은 방법에 의해 퇴적될 수 있다.
소스/드레인 영역(82)은 게이트 스택들(50, 52, 54, 56, 58, 60, 62, 및 64)의 대향하는 측면들 상의 기판(20)에 형성된다. 형성될 트랜지스터가 pFET와 같은 p형 트랜지스터인 실시예에서, 소스/드레인 영역(82)은 붕소, 갈륨, 인듐 등과 같은 적합한 p형 도펀트를 주입함으로써 형성될 수 있다. 유사하게, 형성될 트랜지스터가 nFET와 같은 n형 트랜지스터인 실시예에서, 소스/드레인 영역(82)은 인, 비소 등과 같은 적합한 n형 도펀트를 주입함으로써 형성될 수 있다. 다수의 다른 공정들, 단계들이 소스/드레인 영역(82)을 형성하는데 이용될 수 있다.
명시적으로 도시되지 않았지만, 기술 분야의 당업자는 추가의 처리 단계들이 도 8의 구조물 상에 수행될 수 있다는 것을 용이하게 이해할 것이다. 예를 들어, 에칭 정지층이 게이트 스택들(50, 52, 54, 56, 58, 60, 62, 및 64)을 포함하는 트랜지스터 위에 그리고 인접하게 형성될 수 있고, 층간 유전체(interlayer dielectric; ILD)가 에칭 정지층 위에 형성될 수 있다. 각각의 소스/드레인 영역(82)에 대한 콘택이 ILD에 형성될 수 있다. 다른 에칭 정지층이 ILD 위에 형성될 수 있고, 금속간 유전체(inter-metal dielectric; IMD) 및 다른 대응하는 금속들이 에칭 정지층 위에 형성될 수 있다.
실시예들은 장점을 가질 수 있다. 예를 들어, 일부 실시예들의 다양한 디바이스들은 주어진 애플리케이션에 대해 더욱 양호한 성능 특성을 갖도록 설계될 수 있다. 상이한 유전체 두께를 허용하고, 다양한 게이트 바이어싱을 허용함으로써, 디바이스는 애플리케이션이 더욱 양호하게 수행되도록 더욱 특별하게 설계될 수 있다. 일 예로 생산 레벨(Iddq 대 Fmax) 성능이 최적화될 수 있다는 것을 들 수 있다.
실시예는 구조물이다. 구조물은 기판의 각각 3개의 영역에 3개의 디바이스들을 포함한다. 제 1 디바이스는 제 1 게이트 스택을 포함하고, 제 1 게이트 스택은 제 1 유전층을 포함한다. 제 2 디바이스는 제 2 게이트 스택을 포함하고, 제 2 게이트 스택은 제 2 유전층을 포함한다. 제 3 디바이스는 제 3 게이트 스택을 포함하고, 제 3 게이트 스택은 제 3 유전층을 포함한다. 제 3 유전층의 두께는 제 2 유전층의 두께보다 얇고, 제 2 유전층의 두께는 제 1 유전층의 두께보다 얇다. 제 3 게이트 스택의 게이트 길이는 결국 제 1 게이트 스택의 게이트 길이 및 제 2 게이트 스택의 게이트 길이와 상이하다.
다른 실시예는 구조물이다. 구조물은 기판의 제 1 영역, 제 2 영역 및 제 3 영역을 포함한다. 제 1 영역은 제 1 디바이스 및 제 2 디바이스를 포함한다. 제 2 영역은 제 3 디바이스 및 제 4 디바이스를 포함한다. 제 3 영역은 제 5 디바이스 및 제 6 디바이스를 포함한다. 제 1 디바이스, 제 2 디바이스, 제 3 디바이스, 제 4 디바이스, 제 5 디바이스 및 제 6 디바이스는 제 1 게이트 스택, 제 2 게이트 스택, 제 3 게이트 스택, 제 4 게이트 스택, 제 5 게이트 스택, 및 제 6 게이트 스택을 각각 포함한다. 제 1 게이트 스택 및 제 2 게이트 스택 각각은 제 1 두께를 갖는 제 1 유전층을 포함한다. 제 3 게이트 스택 및 제 4 게이트 스택 각각은 제 2 두께를 갖는 제 2 유전층을 포함한다. 제 5 게이트 스택 및 제 6 게이트 스택 각각은 제 3 두께를 갖는 제 3 유전층을 포함한다. 제 3 두께는 제 2 두께보다 크고, 제 2 두께는 제 1 두께보다 크다. 제 1 게이트 스택, 제 2 게이트 스택, 제 3 게이트 스택, 제 4 게이트 스택, 제 5 게이트 스택, 및 제 6 게이트 스택은 각각 제 1 게이트 스택, 제 2 게이트 스택, 제 3 게이트 스택, 제 4 게이트 스택, 제 5 게이트 스택, 및 제 6 게이트 스택의 대향하는 측벽들 사이에 각각의 길이를 갖는다. 제 1 길이 및 제 2 길이 각각은 제 3 길이, 제 4 길이, 제 5 길이 및 제 6 길이 각각의 치수와 상이하다. 제 1 피치는 제 1 게이트 스택과 제 2 게이트 스택 사이이다. 제 2 피치는 제 3 게이트 스택과 제 4 게이트 스택 사이이다. 제 3 피치는 제 5 게이트 스택과 제 6 게이트 스택 사이이다.
추가의 실시예는 방법이다. 방법은 기판의 제 1 영역에 제 1 유전층을 형성하는 단계, 기판의 제 2 영역에 제 2 유전층을 형성하는 단계, 기판의 제 3 영역에 제 3 유전층을 형성하는 단계, 제 1 유전층을 포함하는 제 1 게이트 스택을 형성하는 단계, 제 2 유전층을 포함하는 제 2 게이트 스택을 형성하는 단계, 및 제 3 유전층을 포함하는 제 3 게이트 스택을 형성하는 단계를 포함한다. 제 1 유전층은 제 1 두께를 갖고, 제 2 유전층은 제 2 두께를 갖고, 제 3 유전층은 제 3 두께를 갖는다. 제 1 두께는 제 2 두께보다 크고, 제 2 두께는 제 3 두께보다 크다. 제 1 게이트 스택은 제 1 게이트 길이를 갖고, 제 2 게이트 스택은 제 2 게이트 길이를 갖고, 제 3 게이트 스택은 제 3 게이트 길이를 갖는다. 제 3 게이트 길이는 제 1 게이트 길이 및 제 2 게이트 길이보다 크거나 작다.
본 발명개시의 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 발명개시의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 더욱이, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 발명개시에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 본 발명개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 청구항의 범위 내에 포함하는 것으로 한다.
Claims (10)
- 제 1 게이트 스택을 포함하는 제 1 디바이스로서, 상기 제 1 디바이스는 기판의 제 1 영역에 있고, 상기 제 1 게이트 스택은 제 1 유전층을 포함하는 것인 제 1 디바이스;
제 2 게이트 스택을 포함하는 제 2 디바이스로서, 상기 제 2 디바이스는 상기 기판의 제 2 영역에 있고, 상기 제 2 게이트 스택은 제 2 유전층을 포함하며, 상기 제 2 유전층의 두께는 상기 제 1 유전층의 두께보다 얇은 것인 제 2 디바이스; 및
제 3 게이트 스택을 포함하는 제 3 디바이스로서, 상기 제 3 디바이스는 상기 기판의 제 3 영역에 있고, 상기 제 3 게이트 스택은 제 3 유전층을 포함하며, 상기 제 3 유전층의 두께는 상기 제 2 유전층의 두께보다 얇고, 상기 제 3 게이트 스택의 게이트 길이는 상기 제 1 게이트 스택의 게이트 길이 및 상기 제 2 게이트 스택의 게이트 길이와 상이한 것인 제 3 디바이스
를 포함하는 구조물. - 제 1 항에 있어서, 상기 제 1 게이트 스택의 게이트 길이는 상기 제 2 게이트 스택의 게이트 길이와 동일한 것인 구조물.
- 제 1 항에 있어서, 상기 제 1 게이트 스택은 상기 제 1 유전층 위에 제 1 고유전율(high-k) 유전층을 포함하고, 상기 제 2 게이트 스택은 상기 제 2 유전층 위에 제 2 고유전율(high-k) 유전층을 포함하며, 상기 제 3 게이트 스택은 상기 제 3 유전층 위에 제 3 고유전율(high-k) 유전층을 포함하는 것인 구조물.
- 제 1 항에 있어서, 상기 제 1 게이트 스택, 상기 제 2 게이트 스택, 및 상기 제 3 게이트 스택 각각은 게이트 전극을 포함하고, 상기 게이트 전극은 금속을 포함하는 것인 구조물.
- 제 1 항에 있어서, 상기 제 3 게이트 스택의 게이트 길이는 상기 제 1 게이트 스택의 게이트 길이 및 상기 제 2 게이트 스택의 게이트 길이의 5 nm 이내에 있는 것인 구조물.
- 기판의 제 1 영역으로서, 상기 제 1 영역은 제 1 디바이스 및 제 2 디바이스를 포함하고, 상기 제 1 디바이스는 제 1 게이트 스택을 포함하고, 상기 제 2 디바이스는 제 2 게이트 스택을 포함하고, 상기 제 1 게이트 스택 및 상기 제 2 게이트 스택 각각은 제 1 두께를 갖는 제 1 유전층을 포함하고, 상기 제 1 게이트 스택은 상기 제 1 게이트 스택의 대향하는 측벽 간에 제 1 길이를 갖고, 상기 제 2 게이트 스택은 상기 제 2 게이트 스택의 대향하는 측벽 간에 제 2 길이를 갖고, 제 1 피치는 상기 제 1 게이트 스택과 상기 제 2 게이트 스택 간에 있는 것인 제 1 영역;
상기 기판의 제 2 영역으로서, 상기 제 2 영역은 제 3 디바이스 및 제 4 디바이스를 포함하고, 상기 제 3 디바이스는 제 3 게이트 스택을 포함하고, 상기 제 4 디바이스는 제 4 게이트 스택을 포함하고, 상기 제 3 게이트 스택 및 상기 제 4 게이트 스택 각각은 제 2 두께를 갖는 제 2 유전층을 포함하고, 상기 제 2 두께는 상기 제 1 두께보다 크고, 상기 제 3 게이트 스택은 상기 제 3 게이트 스택의 대향하는 측벽 간에 제 3 길이를 갖고, 상기 제 4 게이트 스택은 상기 제 4 게이트 스택의 대향하는 측벽 간에 제 4 길이를 갖고, 제 2 피치는 상기 제 3 게이트 스택과 상기 제 4 게이트 스택 간에 있는 것인 제 2 영역; 및
상기 기판의 제 3 영역으로서, 상기 제 3 영역은 제 5 디바이스 및 제 6 디바이스를 포함하고, 상기 제 5 디바이스는 제 5 게이트 스택을 포함하고, 상기 제 6 디바이스는 제 6 게이트 스택을 포함하고, 상기 제 5 게이트 스택 및 상기 제 6 게이트 스택 각각은 제 3 두께를 갖는 제 3 유전층을 포함하고, 상기 제 3 두께는 상기 제 2 두께보다 크고, 상기 제 5 게이트 스택은 상기 제 5 게이트 스택의 대향하는 측벽 간에 제 5 길이를 갖고, 상기 제 6 게이트 스택은 상기 제 6 게이트 스택의 대향하는 측벽 간에 제 6 길이를 갖고, 제 3 피치는 상기 제 5 게이트 스택과 상기 제 6 게이트 스택 간에 있고, 상기 제 1 길이 및 상기 제 2 길이 각각은 상기 제 3 길이, 상기 제 4 길이, 상기 제 5 길이 및 상기 제 6 길이 각각의 치수와 상이한 것인 제 3 영역
을 포함하는 구조물. - 제 6 항에 있어서,
상기 기판의 제 4 영역으로서, 상기 제 4 영역은 제 7 디바이스 및 제 8 디바이스를 포함하고, 상기 제 7 디바이스는 제 7 게이트 스택을 포함하고, 상기 제 8 디바이스는 제 8 게이트 스택을 포함하고, 상기 제 7 게이트 스택 및 상기 제 8 게이트 스택 각각은 상기 제 2 두께를 갖는 상기 제 2 유전층을 포함하는 것인 제 4 영역
을 더 포함하는 구조물. - 기판의 제 1 영역에 제 1 유전층을 형성하는 단계로서, 상기 제 1 유전층은 제 1 두께를 갖는 것인 제 1 유전층 형성 단계;
상기 기판의 제 2 영역에 제 2 유전층을 형성하는 단계로서, 상기 제 2 유전층은 제 2 두께를 갖고, 상기 제 1 두께는 상기 제 2 두께보다 큰 것인 제 2 유전층 형성 단계;
상기 기판의 제 3 영역에 제 3 유전층을 형성하는 단계로서, 상기 제 3 유전층은 제 3 두께를 갖고, 상기 제 2 두께는 상기 제 3 두께보다 큰 것인 제 3 유전층 형성 단계;
상기 제 1 유전층을 포함하는 제 1 게이트 스택을 형성하는 단계로서, 상기 제 1 게이트 스택은 제 1 게이트 길이를 갖는 것인 제 1 게이트 스택 형성 단계;
상기 제 2 유전층을 포함하는 제 2 게이트 스택을 형성하는 단계로서, 상기 제 2 게이트 스택은 제 2 게이트 길이를 갖는 것인 제 2 게이트 스택 형성 단계; 및
상기 제 3 유전층을 포함하는 제 3 게이트 스택을 형성하는 단계로서, 상기 제 3 게이트 스택은 제 3 게이트 길이를 갖고, 상기 제 3 게이트 길이는 상기 제 1 게이트 길이 및 상기 제 2 게이트 길이보다 크거나 작은 것인 제 3 게이트 스택 형성 단계
를 포함하는 방법. - 제 8 항에 있어서,
상기 제 1 유전층, 상기 제 2 유전층 및 상기 제 3 유전층 위에 고유전율(high-k) 유전층을 형성하는 단계; 및
상기 고유전율(high-k) 유전층 위에 금속을 포함하는 게이트 전극층을 형성하는 단계
를 더 포함하고,
상기 제 1 게이트 스택, 상기 제 2 게이트 스택, 및 상기 제 3 게이트 스택 각각은 상기 고유전율(high-k) 유전층 및 상기 게이트 전극층을 더 포함하는 것인 방법. - 제 8 항에 있어서,
상기 기판의 제 4 영역에 상기 제 2 유전층을 형성하는 단계; 및
상기 제 2 유전층을 포함하는 제 4 게이트 스택을 형성하는 단계
를 더 포함하는 방법.
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