KR20040079116A - 삼중 게이트 절연막을 갖는 반도체 소자 및 그 제조방법 - Google Patents

삼중 게이트 절연막을 갖는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

삼중 게이트 절연막을 갖는 반도체 소자 및 그 제조방법을 제공한다. 이 반도체 소자는 반도체 기판에 복수개의 활성영역들을 한정하는 소자분리막이 배치되고, 각각 서로다른 활성영역들 상에 제1, 제2 및 제3 게이트 패턴들이 형성된다. 제1 게이트 패턴과 상기 활성영역 사이에 제1 게이트 절연막이 개재되고, 제2 게이트 패턴과 활성영역 사이에 제2 게이트 절연막이 개재되고, 제3 게이트 패턴과 상기 활성영역 사이에 제3 게이트 절연막이 개재된다. 제2 게이트 패턴 및 제3 게이트 패턴은 그 상부폭이 그 하부폭보다 넓다.

Description

삼중 게이트 절연막을 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING TRIPLE GATE INSULATING LAYERS AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로써, 더 구체적으로 서로 다른 두께의 삼중 게이트 절연막을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
삼중 게이트 산화막 기술(triple gate oxide technology)은 얇은 게이트 산화막을 갖는 고성능 트랜지스터와, 두꺼운 게이트 산화막을 갖는 저전력 소자와, 고전압이 인가되는 입출력 포트가 하나의 칩에 형성되는 반도체 소자의 성능을 향상하는데 매우 효과적이다.
통상적으로 2 가지 이상의 서로 다른 두께를 갖는 게이트 산화막을 형성하기 위해서 산화막을 형성한 후 소정영역의 산화막을 제거하고 추가적으로 산화막을 형성함으로써 2 가지 다른 두께의 산화막을 형성한다. 산화막을 제거하기 위해서 사진식각공정이 적용되는데, 이 경우 산화막의 품질이 떨어져 트랜지스터의 성능 저하 및 누설전류의 증가를 가져올 수 있다.
사진식각공정을 사용하지 않고, 복수의 게이트 산화막을 형성하는 방법이 Siow Lee Chwa등의 미국특허 (U.S. Patent No. 6,147,008)에 "CREATION OF MULTIPLE GATE OXIDE WITH HIGH THICKNESS RATIO IN FLASH MEMORY PROCESS"라는 제목으로 개시되어 있다.
도 1 내지 도 3은 종래의 삼중 게이트 산화막을 형성하는 방법을 나타낸 공정단면도들이다. 도면에서 a부분은 고성능 트랜지스터가 형성되는 영역의 일부분을 나타내고, b영역은 저전력 트랜지스터가 형성되는 영역의 일부분을 나타내고, c영역은 입출력 소자가 형성되는 영역의 일부분을 나타낸다.
도 1을 참조하면, 반도체 기판(10)에 소자분리막(12)을 형성하여 복수개의 활성영역들을 한정한다. 편의상 a부분의 활성영역들을 제1 활성영역(20)으로 정의하고, b부분의 활성영역들을 제2 활성영역(22)으로 정의하고, c부분의 활성영역들을 제3 활성영역(24)들로 정의한다. 상기 소자분리막(12)이 형성된 반도체 기판의 전면에 제1 산화막(14)을 형성하다.
도 2를 참조하면, 상기 제1 산화막(14)이 형성된 반도체 기판(10)의 전면에 포토레지스트막을 형성하고, 상기 포토레지스트막을 패터닝하여 상기 제1 활성영역(20) 상부를 노출시키는 포토레지스트 패턴(16)을 형성한다. 상기 포토레지스트 패턴(16)을 이온 주입 마스크로 사용하여 상기 반도체 기판(10)에 질소를 주입하여 산화 차단층(oxidation barrier layer; 18)를 형성한다.
도 3을 참조하면, 상기 포토레지스트 패턴(16)을 제거하고, 상기 제1 활성영역(20) 및 상기 제2 활성영역(22) 상의 상기 제1 산화막(14)을 제거한다. 이어서, 상기 반도체 기판(10)의 전면에 제2 산화막을 형성한다. 이 때, 상기 제1 활성영역(20)에는 상기 산화방지층(18)에 의해 산화가 억제되어 상기 제2 활성영역(22)보다 얇은 제1 게이트 산화막(32)이 형성되고, 상기 제2 활성영역(22) 상에는 제2 산화막 두께의 제2 게이트 산화막(30)이 형성되고, 상기 제3 활성영역(24) 상에는 상기 제1 산화막 및 상기 제2 산화막의 복합막인 제3 게이트 산화막(14a)이 형성된다.
이와같이, 종래의 3중 게이트 산화막(triple gate oxide layer) 형성방법은 활성영역에 질소를 주입하여 반도체 기판의 산화를 억제하기 때문에 다른영역에 비하여 얇은 산화막을 형성할 수 있다. 이를 이용하여 두께가 다른 게이트 산화막을 갖는 반도체 소자를 제조할 수 있다. 그러나, 종래 기술은 질소이온 주입에 의하여 산화를 억제할 수는 있으나, 질소이온 주입에 의해 반도체 기판의 결정결함(crystal damages)이 가해진다. 상기 결정 결함이 정션과 중첩될 경우 트랜지스터의 누설전류가 증가할 수 있고, 이 같은 누설전류는 PMOS트랜지스터 정션, 특히 활성영역 가장자리에서의 PMOS트랜지스터 정션에서 더욱 더 심하다. 또한, 산화막의 두께비를 제어하기 위한 질소이온 주입공정 제어가 용이하지 않다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 해결하기 위하여 반도체 기판에 결함을 유발하지 않는 삼중 게이트 절연막을 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 산화막의 두께비를 제어하기 용이한 삼중 게이트 절연막을 갖는 반도체 소자의 제조방법 및 이에 의해 제조된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 게이트 저항이 낮은 삼중 게이트를 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
도 1 내지 도 3은 종래의 삼중 게이트 절연막을 형성하는 방법을 설명하기 위한 공정단면도들이다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 5 내지 도 14는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정단면도들이다.
도 15 및 도 16은 본 발명의 변형례에 따른 반도체 소자의 제조방법을 나타낸 공정단면도들이다.
상기 기술적 과제들은 다양한 트랜지스터들이 하나의 칩에 형성된 삼중 게이트 절연막을 갖는 반도체 소자에 의해 달성되어질 수 있다.
이 반도체 소자는 반도체 기판에 복수개의 활성영역들을 한정하는 소자분리막과, 각각 서로다른 활성영역들 상에 형성된 제1, 제2 및 제3 게이트 패턴들을 포함한다. 상기 제1 게이트 패턴과 상기 활성영역 사이에 제1 게이트 절연막이 개재되고, 상기 제2 게이트 패턴과 상기 활성영역 사이에 제2 게이트 절연막이 개재되고, 상기 제3 게이트 패턴과 상기 활성영역 사이에 제3 게이트 절연막이 개재된다. 상기 제2 게이트 패턴 및 상기 제3 게이트 패턴은 그 상부폭이 그 하부폭보다 넓다.
본 발명에서 상기 제1, 제2 및 제3 게이트 절연막은 서로 다른 두께를 가질 수 있다. 바람직하게는 상기 제1 게이트 절연막은 상기 제2 게이트 절연막보다 얇고, 상기 제2 게이트 절연막은 상기 제3 게이트 절연막의 두께보다 얇다.
상기 기술적 과제들은 다마신 기술이 적용된 삼중 게이트 절연막을 갖는 반도체 소자의 제조방법에 의해 달성되어질 수 있다.
이 소자의 제조방법은 반도체 기판에 소자분리막을 형성하여 제1, 제2 및 제3 활성영역들을 형성하고, 상기 제1 활성영역 상에 제1 게이트 패턴을 형성하는 것을 포함한다. 상기 제1 게이트 패턴 및 상기 제1 활성영역 사이에는 제1 게이트 절연막이 개재된다. 상기 제1 게이트 패턴을 갖는 반도체 기판의 전면에 마스크 절연막을 형성한다. 상기 마스크 절연막을 패터닝하여 각각 상기 제2 및 제3 활성영역을 노출시키는 제1 게이트 오프닝 및 제2 게이트 오프닝을 형성한다. 상기 제1 및 제2 게이트 오프닝들에 노출된 상기 제2 및 제3 활성영역 상에 각각 제2 및 제3 게이트 절연막을 형성한다. 이어서, 상기 제1 및 제2 게이트 오프닝 내에 각각 채워진 제2 게이트 패턴 및 제3 게이트 패턴을 형성하고, 상기 마스크 절연막을 제거한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 4를 참조하면, 반도체 기판(50)에 소자분리막(52)이 배치되어 복수개의 활성영역들을 한정한다. 상기 활성영역들은 제1 활성영역(54), 제2 활성영역(56) 및 제3 활성영역(58)으로 정의된다. 상기 제1 활성영역(54) 상에 제1 게이트 패턴(62a)이 배치되고, 상기 제2 활성영역(56) 상에 제2 게이트 패턴(80)이 배치되고, 상기 제3 활성영역(58) 상에 제3 게이트 패턴(82)이 배치된다. 각각의 게이트 패턴들은 그에 대응하는 활성영역들을 가로질러 그 일부분은 인접한 소자분리막 상에 위치한다.
상기 제1 게이트 패턴(62a)과 상기 제1 활성영역(54) 사이에 제1 게이트 절연막(60a)이 형성되고, 상기 제2 게이트 패턴(80)과 상기 제2 활성영역(56) 사이에 제2 게이트 절연막(78)이 개재되고, 상기 제3 게이트 패턴(82)과 상기 제3 활성영역(58) 사이에 제3 게이트 절연막(72a)이 개재된다. 상기 제1, 제2 및 제3 게이트절연막(72a)은 서로 다른 두께를 가질 수 있다. 고성능의 트랜지스터(high performance transistor)는 얇은 게이트 산화막을 가지고, 낮은 누설전류가 요구되는 저전력 트랜지스터는 두꺼운 게이트 절연막을 가지도록 형성할 수 있다. 또한, 고전압이 인가되는 입출력 소자의 트랜지스터는 더욱 더 두꺼운 게이트 절연막을 가지는 것이 바람직하다. 따라서, 고성능 트랜지스터, 저전압 트랜지스터 및 입출력 소자의 트랜지스터를 상기 제1 활성영역(54), 상기 제2 활성영역(56) 및 상기 제3 활성영역(58)에 각각 형성하고, 상기 제1 게이트 절연막(60a)은 얇게 형성하고, 상기 제2 게이트 절연막(78)은 상기 제1 게이트 절연막(60a)보다 두껍게 형성하고, 상기 제3 게이트 절연막(72a)은 상기 제2 게이트 절연막(78)보다 두껍게 형성할 수 있다.
더 나아가서, 본 발명에 따르면, 상기 제2 게이트 패턴(80) 및 상기 제3 게이트 패턴(82)은 그 상부폭이 하부폭보다 넓다. 따라서, 상기 게이트 패턴들 상부에 실리사이드층(92)이 형성될 경우, 상기 제2 게이트 패턴(80) 및 상기 제3 게이트 패턴(82)은 단채널을 가지면서도 게이트 저항을 낮출 수 있는 장점이 있다.
도 5 내지 도 14는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 5를 참조하면, 반도체 기판(50)에 소자분리막(52)을 형성하여 제1 활성영역(54), 제2 활성영역(56) 및 제3 활성영역(58)을 한정한다. 상기 제1, 제2 및 제3 활성영역(58)은 각각 반도체 기판에 복수개가 형성된다. 상기 제1, 제2 및 제3 활성영역들(54, 56, 58) 상에 제1 절연막(60)을 형성한다. 상기 제1 절연막(60)은 열공정 또는 CVD공정을 적용하여 형성할 수 있고, 실리콘산화막, 실리콘산화질화막 또는 금속산화막 등으로 형성할 수도 있다.
상기 제1 절연막(60)이 형성된 반도체 기판(50)의 전면에 제1 게이트 도전막(62)을 형성한다. 상기 제1 게이트 도전막(62)은 폴리실리콘막, 폴리실리콘막과 실리사이드막의 적층막 또는 폴리실리콘막과 금속막의 적층막으로 형성할 수 있다. 또한, 상기 제1 게이트 도전막(62) 상에는 반사방지막이 더 형성될 수 있다.
도 6을 참조하면, 상기 제1 게이트 도전막(62)을 패터닝하여 상기 제1 활성영역(54)의 상부를 가로지르는 제1 게이트 패턴(62a)을 형성한다. 상기 제1 게이트 패턴(62a)과 상기 제1 활성영역(54) 사이에는 제1 게이트 절연막(60a)이 개재된다. 상기 제1 게이트 절연막(60a)은 상기 제1 게이트 패턴(62a)의 하부에만 남거나, 그 외의 상기 제1, 제2 및 제3 활성영역들(54, 56, 58) 상에 남아 있을 수도 있다.
도 7을 참조하면, 상기 반도체 기판(50)의 전면에 마스크 절연막(66)을 형성한다. 상기 마스크 절연막(66)은 실리콘질화막으로 형성할 수 있다. 도시된 것과 같이 상기 마스크 절연막(66)은 상기 반도체 기판(50)의 전면에 콘포말하게 형성될 수도 있다. 상기 마스크 절연막(66)을 형성하기 전에 상기 반도체 기판(50)의 전면에 버퍼 산화막(64)을 더 형성하는 것이 바람직하다. 상기 버퍼 산화막(64)은 실리콘질화막에 의해 활성영역에 가해지는 스트레스의 완충막의 기능을 한다.
도 8을 참조하면, 상기 마스크 절연막(66) 상에 제1 포토레지스트 패턴(68)을 형성한다. 상기 제1 포토레지스트 패턴(68)은 상기 제2 활성영역(56) 및 상기 제3 활성영역(58) 상부의 상기 마스크 절연막(66)의 일부분을 노출시킨다. 상기 마스크 절연막(66)이 노출된 영역은 후속으로 형성되는 제2 게이트 패턴 및 제3 게이트 패턴에 대응된다.
상기 마스크 절연막(66)이 콘포말하게 형성되면, 상기 제1 게이트 패턴(62a) 상부의 상기 마스크 절연막(66)의 높이는 그 이외의 높이보다 높다. 따라서, 상기 제1 게이트 패턴(62a) 상부의 마스크 절연막(66)을 일부분 제거하는 것이 바람직하다. 이를 위하여 포토레지스트막 리세스 기술을 적용할 수 있다. 포토레지스트막 리세스 기술은 잘 알려진바와 같이, 포토레지스트막을 형성하고, 소정의 온도로 베이크 후 현상하면, 포토레지스트막의 상부가 현상되어 포토레지스트막의 두께가 얇아지는 기술이다. 따라서, 도 8에 도시된 것과 같이, 포토레지스트막을 리세스시키어 상기 제1 게이트 패턴(62a) 상부의 상기 마스크 절연막(66)의 일부분을 노출시킬 수 있다.
도 9를 참조하면, 상기 제1 포토레지스트 패턴(68)을 식각마스크로 사용하여 상기 마스크 절연막(66)을 식각한다. 그 결과, 상기 제2 활성영역(56) 및 상기 제3 활성영역(58)의 상부를 각각 가로지르는 제2 게이트 오프닝(70b) 및 제2 게이트 오프닝(70b)을 형성한다. 상기 버퍼 산화막(64)을 형성할 경우 상기 버퍼 산화막(64)까지 제거하여, 상기 제2 활성영역(56) 및 상기 제3 활성영역(58)의 일부분을 노출시킨다. 상기 제1 게이트 오프닝(70a) 및 상기 제2 게이트 오프닝(70b)은 그 상부폭이 그 하부폭보다 넓게 형성한다.
상기 제1 게이트 패턴(62a) 상부의 상기 마스크 절연막(66)의 일부분도 이 때 제거될 수 있다.
도 10을 참조하면, 상기 제1 포토레지스트 패턴(68)을 제거한다. 상기 제1 게이트 오프닝(70a) 및 상기 제2 게이트 오프닝(70b)에 각각 노출된 상기 제2 활성영역(56) 및 상기 제3 활성영역(58) 상에 제2 절연막()을 형성한다. 상기 제2 절연막()은 열공정을 적용하여 형성하거나, CVD공정을 적용하여 형성할 수도 있다. 열산화 공정을 적용할 경우, 상기 제1 게이트 패턴(62a) 상부에 산화막(74)이 형성될 수도 있다.
도 11을 참조하면, 상기 제1 오프닝()을 노출시키는 제2 포토레지스트 패턴(76)을 형성하고, 상기 제2 포토레지스트 패턴(76)을 식각마스크로 사용하여 상기 제1 게이트 오프닝(70a) 내의 상기 제2 절연막(72)을 제거한다.
도 12를 참조하면, 상기 제2 포토레지스트 패턴(76)을 제거하고, 상기 반도체 기판(50)에 제3 절연막 형성공정을 적용한다. 그 결과, 상기 제1 게이트 오프닝(70a)에 노출된 상기 제2 활성영역(56) 상에 제2 게이트 절연막(78)이 형성되고, 상기 제2 게이트 오프닝(70b)에 노출된 상기 제3 활성영역(58) 상에 제3 게이트 절연막(72a)이 형성된다.
상기 제2 게이트 절연막(78)은 1회의 절연막 형성공정이 적용되고, 상기 제3 게이트 절연막(72a)은 2회의 절연막 형성공정이 적용되기 때문에, 상기 제3 게이트 절연막(72a)은 상기 제2 게이트 절연막(78)보다 두껍다. 상기 제3 절연막 형성공정은 열공정 또는 CVD공정에서 선택할 수 있다.
도 13을 참조하면, 상기 반도체 기판(50)의 전면에 상기 제1 게이트 오프닝(70a) 및 상기 제2 게이트 오프닝(70b)을 채우는 제2 게이트 도전막을 형성한다. 상기 제2 게이트 도전막은 폴리실리콘막 또는 실리콘게르마늄막으로 형성할 수 있다. 계속해서, 화학적기계적 연마공정등의 평탄화공정을 적용하여 상기 제2 게이트 도전막을 평탄화하여, 상기 제1 게이트 오프닝(70a) 및 상기 제2 게이트 오프닝(70b)에 각각 채워진 제2 게이트 패턴(80) 및 제3 게이트 패턴(82)을 형성한다. 이어서, 도시하지는 않았지만, 상기 제2 게이트 패턴(80) 및 상기 제3 게이트 패턴(82)이 형성된 반도체 기판에 실리사이드화 공정을 적용하여 상기 제2 게이트 패턴(80) 및 상기 제3 게이트 패턴(82) 상에 실리사이드막을 더 형성할 수도 있다.
도 14를 참조하면, 상기 마스크 절연막(66)을 제거하여 상기 제1, 제2 및 제3 게이트 패턴들(82)의 측벽들을 노출시킨다. 상기 버퍼산화막(64)은 제거하거나 제거하지 않아도 된다. 결과적으로, 상기 제1 활성영역(54) 상에는 제1 게이트 패턴(62a)이 형성되고, 상기 제2 활성영역(56) 상에는 제2 게이트 패턴(80)이 형성되고, 상기 제3 활성영역(58) 상에는 제3 게이트 패턴(82)이 형성된다.
계속해서 상기 제1, 제2 및 제3 게이트 패턴들(62a, 80, 82) 양측의 활성영역들에 불순물을 주입하여 불순물확산층들()을 형성한다. 상기 제1, 제2 및 제3 게이트 패턴들(62a, 80, 82) 상에 실리사이드층이 형성되지 않았을 경우, 실리사이드화 공정을 적용하여 상기 제1 게이트 패턴(62a), 상기 제2 게이트 패턴(80) 및 상기 제3 게이트 패턴(82) 상부와, 상기 불순물 확산층들() 상에 실리사이드막을 형성할 수도 있다. 상기 제2 게이트 패턴(80) 및 상기 제3 게이트 패턴(82)은 그 상부폭이 그 하부폭보다 넓은 구조를 가진다.
도 15 및 도 16은 본 발명의 변형례에 따른 반도체 소자의 제조방법을 나타낸 공정단면도들이다.
도 15를 참조하면, 도 5 및 도 12를 참조하여 설명한 것과 같이, 상기 제1 게이트 오프닝(70a)에 노출된 상기 제2 활성영역(56) 상에 제2 게이트 절연막(78)이 형성하고, 상기 제2 게이트 오프닝(70b)에 노출된 상기 제3 활성영역(58) 상에 제3 게이트 절연막(72a)을 형성한다.
상기 반도체 기판의 전면에 도전성 점착막(conductive adhesion layer;90)을 형성하고, 금속막(92)을 형성한다. 예컨대, 상기 도전성 점착막(90)은 폴리실리콘막, 실리콘게르마늄막, 티타늄질화막 등으로 형성하는 것이 바람직하고, 상기 금속막은 텅스텐막으로 형성하는 것이 바람직하다.
계속해서 도 15를 참조하면, 상기 금속막(92) 및 상기 도전성 점착막(90)을 화학적기계적 연마공정 등의 평탄화방법을 사용하여 연마한다. 그 결과, 도시된 것과 같이, 상기 제1 게이트 오프닝(70a) 및 상기 제2 게이트 오프닝(70b)에 각각 채워진 제2 게이트 패턴(100) 및 제3 게이트 패턴(102)을 형성한다.
도 16을 참조하면, 상기 마스크 절연막(66)을 제거하여 상기 제1, 제2 및 제3 게이트 패턴들(82)의 측벽들을 노출시킨다. 상기 버퍼산화막(64)은 제거하거나 제거하지 않아도 된다. 결과적으로, 상기 제1 활성영역(54) 상에는 제1 게이트 패턴(62a)이 형성되고, 상기 제2 활성영역(56) 상에는 제2 게이트 패턴(100)이 형성되고, 상기 제3 활성영역(58) 상에는 제3 게이트 패턴(102)이 형성된다.
상기 제2 게이트 패턴(100) 및 상기 제3 게이트 패턴(102)은 각각 "U"자형 단면을 가지는 도전성 점착막(90) 및 전기전도성이 우수한 금속막(92)로 구성된다.
상술한 것과 같이, 본 발명에 따르면 얇은 제1 게이트 절연막을 형성하고, 다마신 공정을 적용하여 두꺼운 제2 및 제3 게이트 절연막을 형성함으로써, 우수한 품질이 요구되는 저전력 트랜지스터의 게이트 절연막이 포토레지스트막에 의해 오염되는 것을 막을 수 있다. 또한, 질소이온 주입등의 물리적인 손상이 활성영역에 가해지지 않기 때문에 누설전류가 낮은 고성능 트랜지스터를 형성할 수 있다.
더 나아가서, 상기 제2 게이트 패턴 및 상기 제3 게이트 패턴의 상부폭이 그 하부폭보다 넓은 구조를 가지도록 형성할 수 있기 때문에 동일한 채널 폭에서 게이트 패턴 상부면의 면적이 증가하여 게이트 저항을 낮출 수 있다.

Claims (11)

  1. 반도체 기판에 복수개의 활성영역들을 한정하는 소자분리막;
    각각 서로다른 활성영역들 상에 형성된 제1, 제2 및 제3 게이트 패턴들;
    상기 제1 게이트 패턴과 상기 활성영역 사이에 개재된 제1 게이트 절연막;
    상기 제2 게이트 패턴과 상기 활성영역 사이에 개재된 제2 게이트 절연막;및
    상기 제3 게이트 패턴과 상기 활성영역 사이에 개재된 제3 게이트 절연막을 포함하되,
    상기 제1 게이트 패턴 및 상기 제2 게이트 패턴은 그 상부폭이 그 하부폭보다 넓은 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 게이트 패턴은,
    그 상부폭이 그 하부폭보다 같거나 좁을 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제2 게이트 절연막의 두께는 상기 제1 게이트 절연막의 두께보다 두껍고,
    상기 제3 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 더 두꺼운 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1, 제2 및 제3 게이트 패턴들 상부에 각각 형성된 실리사이드층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1, 제2 및 제3 게이트 패턴들 양측에 인접한 활성영역들 내에 각각 형성된 불순물 확산층들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 게이트 패턴 및 상기 제3 게이트 패턴은 각각 "U"자형 단면의 도전막 및 상기 도전막의 갭영역에 채워진 금속막을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 반도체 기판에 소자분리막을 형성하여 제1, 제2 및 제3 활성영역들을 형성하는 단계;
    상기 제1 활성영역 상에 제1 게이트 패턴을 형성하되, 상기 제1 게이트 패턴 및 상기 제1 활성영역 사이에 제1 게이트 절연막을 개재하는 단계;
    상기 제1 게이트 패턴을 갖는 반도체 기판의 전면에 마스크 절연막을 형성하는 단계;
    상기 마스크 절연막을 패터닝하여 각각 상기 제2 및 제3 활성영역을 노출시키는 제1 게이트 오프닝 및 제2 게이트 오프닝을 형성하는 단계;
    상기 제1 및 제2 게이트 오프닝들에 노출된 상기 제2 및 제3 활성영역 상에 각각 제2 및 제3 게이트 절연막을 형성하는 단계;
    상기 제1 및 제2 게이트 오프닝의 각각에 채워진 제2 게이트 패턴 및 제3 게이트 패턴을 형성하는 단계;및
    상기 마스크 절연막을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제1 게이트 오프닝 및 상기 제2 게이트 오프닝은 각각,
    그 상부폭이 그 하부폭보다 넓게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 제2 및 제3 게이트 절연막을 형성하는 단계는,
    상기 제1 및 제2 게이트 오프닝이 형성된 반도체 기판에 제1 절연막 형성공정을 적용하는 단계;
    상기 제1 게이트 오프닝에 노출된 상기 제2 활성영역 상의 절연막을 제거하여 상기 제2 활성영역을 노출시키는 단계;
    상기 제2 활성영역이 노출된 반도체 기판에 제2 절연막 형성공정을 적용하는단계를 포함하는 반도체 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 마스크 절연막은 콘포말하게 형성하되,
    상기 제1 및 제2 게이트 오프닝들을 형성하는 단계는,
    상기 마스크 절연막 상에 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막의 상부면을 제거하여 상기 제1 게이트 패턴 상의 상기 마스크 절연막을 노출시키는 단계;
    상기 포토레지스트막을 패터닝상여 상기 제1 게이트 오프닝 및 상기 제2 게이트 오프닝에 대응하는 상기 마스크 절연막의 상부면을 노출시키는 단계;및
    상기 포토레지스트막을 식각마스크로 사용하여 상기 마스크 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
  11. 제 7 항에 있어서,
    상기 제2 게이트 패턴 및 상기 제3 게이트 패턴을 형성하는 단계는,
    상기 제2 및 제3 게이트 절연막이 형성된 기판의 전면에 도전성 점착막을 콘포말하게 형성하는 단계;
    상기 도전성 점착막 상에 금속막을 형성하는 단계;및
    상기 금속막 및 상기 도전성 점착막을 차례로 평탄화하여 상기 제1 및 제2 게이트 오프닝 내에 채워진 제2 및 제3 게이트 패턴을 형성하는 단계를 포함하는반도체 소자의 제조방법.
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