NL9100241A - Werkwijze voor de vervaardiging van een halfgeleiderinrichting. - Google Patents

Werkwijze voor de vervaardiging van een halfgeleiderinrichting. Download PDF

Info

Publication number
NL9100241A
NL9100241A NL9100241A NL9100241A NL9100241A NL 9100241 A NL9100241 A NL 9100241A NL 9100241 A NL9100241 A NL 9100241A NL 9100241 A NL9100241 A NL 9100241A NL 9100241 A NL9100241 A NL 9100241A
Authority
NL
Netherlands
Prior art keywords
contact holes
tiw
layer
silicon
palladium
Prior art date
Application number
NL9100241A
Other languages
English (en)
Inventor
Andreas M T P Van Der Putten
Johannes W G De Bakker
Johannes M G Rikken
Original Assignee
Koninkl Philips Electronics Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninkl Philips Electronics Nv filed Critical Koninkl Philips Electronics Nv
Priority to NL9100241A priority Critical patent/NL9100241A/nl
Publication of NL9100241A publication Critical patent/NL9100241A/nl
Priority to DE69222330T priority patent/DE69222330T2/de
Priority to EP92200316A priority patent/EP0499314B1/en
Priority to JP4023794A priority patent/JPH04316353A/ja
Priority to US07/834,046 priority patent/US5198389A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/422—Plated through-holes or plated via connections characterised by electroless plating method; pretreatment therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/903—Catalyst aided deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemically Coating (AREA)

Description

UITTREKSEL:
Een TiW-laag (14 en 14’) tussen een nikkelen plug 16 en 16’ en eensilicium substraat 1 van een halfgeleiderinrichting verhindert de vorming van nikkel-siliciden. De nikkelen pluggen worden gevormd met behulp van een stroomloosnikkelbad waaraan stabilisatoren zijn toegevoegd, waardoor de kontaktgaten 13 en 13’precies tot de rand worden gevuld met nikkel.
Figure NL9100241AD00021
Werkwijze voor de vervaardiging van een halfgeleiderinrichting.
De uitvinding heeft betrekking op een werkwijze voor de vervaardigingvan een halfgeleiderinrichting omvattende een silicium substraat en een daaropaangebrachte diëlektrische laag waarin kontaktgaten tot op het silicium worden geëtst,waarna palladium-kiemen in de kontaktgaten worden aangebracht en vervolgens doormiddel van een stroomloos metalliseringsbad metalen pluggen in de kontaktgaten wordengevormd, welke pluggen kontakt maken met het silicium.
Halfgeleiderinrichtingen, met name geïntegreerde circuits (IC’s), bevatteneen groot aantal transistoren en andere componenten (condensatoren, weerstanden) welkeelektrisch met elkaar zijn verbonden. Metaaloxide-halfgeleider-veldeffecttransistoren(MOSFET’s) worden op grote schaal toegepast in VLSI-(very large scale integration)inrichtingen. Hierbij worden de source- en draingebieden van een siliciumsubstraatvoorzien van metalen kontaktpluggen welke worden aangebracht in geëtste kontaktgaten ineen dunne Si02-laag op het siliciumsubstraat. Door middel van een opgedampt ofgesputterd aluminium geleiderpatroon worden de metalen pluggen onderling verbonden endaarmee de afzonderlijke transistoren. Met afnemende dimensies (submicron technology) issputteren of opdampen van bijvoorbeeld aluminium niet geschikt voor het metalliseren vande kontaktgaten, omdat de stapbedekking van dergelijke processen onvoldoende is om degaten te vullen. Een geschikte methode is stroomloze (electroless) metallisering, waarbijuit een waterige oplossing van metaalionen en een reductiemiddel metaal selectief wordtafgescheiden in de kontaktgaten.
Een werkwijze van de in de aanhef genoemde soort is bekend uit deNederlandse octrooiaanvrage NL 8900305 (PHN 12.831) van Aanvraagster. In de daarin beschreven werkwijze worden de kontaktgaten geëtst door middel van reactief ionen-etsen(RIE), waarna de bodem van het kontaktgat wordt bekiemd met Pd. Het bekiemengeschiedt met een waterige oplossing welke HF en PdCl2 bevat. De vorming van Pd is hetgevolg van een uitwisselingsreactie tussen het edele Pd en het onedele Si van de bodemvan het kontaktgat. De diëlektrische laag waarin de kontaktgaten zijn geëtst, bestaat veelaluit Si02. Ook andere diëlektrische lagen kunnen worden toegepast zoals Si3N4, "spin-on-glass" en kunststoffen zoals polyimide. Met deze diëlektrische materialen wordt Pd nietuitgewisseld, waardoor alleen de bodem van het kontaktgat wordt bedekt met Pd-kiemen.Alleen die oppervlakken welke voorzien zijn van Pd-kiemen worden in een stroomloosmetalliseringsbad gemetalliseerd. Door toepassing van een zeer lage PdCl2-concentratie(ca. 5 mg per liter) en een relatief hoge temperatuur (ca. 7(PC) van debekiemingsoplossing kunnen kontaktgaten met zeer kleine afmetingen (diameter 1 μιη)worden gemetalliseerd, doordat zeer veel en kleine Pd-kiemen op de bodem van hetkontaktgat worden gevormd.
De hierna volgende metallisering van de kontaktgaten kan wordenuitgevoerd met de gebruikelijke stroomloze metalliseringsbadem, zoals die voor nikkel,cobalt, goud, palladium, koper of legeringen van deze metalen met andere metalen zoalswolfraam. Meestal wordt een nikkelbad toegepast, bij voorkeur een alkalivrij nikkelbad.
Bij sommige latere processtappen wordt de plak (wafer) op een temperatuur gebracht van450°C. Gebleken is dat dan problemen kunnen ontstaan, omdat het nikkel van de plug gaatreageren met het onderliggende silicium onder vorming van siliciden. Dit resulteert indegradatie van junkties en een zeer hoge kontaktweerstand van de plug met hetonderliggende silicium.
De bekende werkwijze is minder geschikt voor het metalliseren vankontaktgaten waarvan de diepten onderling sterk uiteenlopen. Wanneer relatief diepekontaktgaten volledig met metaal zjn gevuld, zal het metaal in minder diepe kontaktgatenboven de diëlektrische laag uitgroeien. Door laterale overgroei van het metaal langs hetoppervlak van die diëlektrische laag ontstaat kans op kortsluiting tussen naburige pluggen.
De uitvinding beoogt onder meer een verbeterde werkwijze teverschaffen, waarbij de vorming van siliciden wordt tegengegaan en welke tevens geschiktis voor het metalliseren van kontaktgaten waarvan de diepten onderling sterk verschillen,zonder dat laterale overgroei optreedt.
Aan deze opgave wordt volgens de uitvinding voldaan door eenwerkwijze zoals in de aanhef is beschreven, welke is gekenmerkt, doordat aan hetstroomloos metalliseringsbad een stabilisator wordt toegevoegd en dat voorafgaande aan destroomloze metallisering van de kontaktgaten het silicium van de kontaktgaten wordtvoorzien van een TiW-laag, waarna tenminste de TiW-laag wordt voorzien vanpalladium-kiemen. Gevonden is dat TiW in staat is de reactie tussen het siliciumsubstraat en de metalen pluggen (veelal Ni) volledig te onderdrukken, ook bij 450°C.
De TiW-laag wordt met behulp van sputteren of CVD op de bodem van dekontaktgaten aangebracht, zoals beschreven in het uitvoeringsvoorbeeld. Dekontaktgaten bestaan dan uit een TiW-bodem en zijwanden van bijvoorbeeld Si02. Ophet TiW kunnen vervolgens met een stroomloos metalliseringsbad pluggen wordengegroeid, nadat het TiW is bekiemd met Pd. Het TiW is echter veelal bedekt met eenhardnekkige oxidelaag die een gebruikelijke bekiemingsbehandeling onmogelijk maakt.Dompeling in een geconcentreerde waterige KOH-oplossing is in staat deze oxidelaag teverwijderen, waarna een bekiemingsbehandeling mogelijk is met een verdunde PdCl2-oplossing zoals beschreven in de eerder genoemde Nederlandse octrooiaanvrageNL 8900305. Daarna is selectief vullen van de kontaktgaten mogelijk met diversestroomloze metalliserings-baden, zoals bijvoorbeeld een nikkelbad.
Stabilisatoren zijn verbindingen die aan een stroomloosmetalliseringsbad worden toegevoegd en die in staat zijn de metaalafzetting te vertragenof geheel te onderdrukken. Tijdens de metallisering ondervindt de bodem van eenkontaktgat een geringer massatransport van de stabilisator dan de rand van hetkontaktgat, waardoor de stabilisatorconcentratie in het gat lager is dan aan de rand. Destabilisatorconcentratie in het metalliseringsbad wordt zodanig ingesteld dat aan de rand van het kontaktgat juist geen metallisering meer optreedt, zodat de metallisering vanzelfstopt wanneer de rand van het kontaktgat is bereikt, Op deze manier wordenkontaktgaten met ongelijke diepten precies tot de rand gevuld en is de tijd dat deplakken (wafers) in het metalliseringsbad verbljven niet kritisch meer.
Een uitvoeringsvorm van de werkwijze volgens de uitvinding isdaardoor gekenmerkt, dat als stabilisator een organische zwavelverbinding wordttoegepast. Een geschikte verbinding is thiodiglycolzuur, maar ook andere verbindingenkunnen worden toegepast, zoals die beschreven in het Amerikaanse octrooischrift US3,234,031. De toegepaste concentratie is zeer gering en bedraagt 0,1-50 mg per liter.
Een geschikte uitvoeringsvorm van de werkwijze volgens deuitvinding is daardoor gekenmerkt dat de palladium-kiemen worden aangebracht doormiddel van opdampen of sputteren van een dunne, niet-aaneengesloten laag palladium.Bij het opdampen of sputteren van de plak (wafer) worden niet alleen de kontaktgatenvan Pd-kiemen voorzien, doch ook de overige oppervlakken zoals die van dediëlektrische laag. Gevonden is nu dat een dergelijke niet-selectieve bekiemingsmethodetoch tot selectieve metallisatie van de kontaktgaten ten opzichte van de diëlektrischelaag leidt. Een mogelijke verklaring zou kunnen zijn dat de Pd-kiemen op de bodemvan het kontaktgat bestaande uit TiW, met elkaar in elektrisch kontakt staan, terwijl dePd-kiemen op de diëlektrische laag onderling elektrisch geïsoleerd zijn. De toegevoegdestabilisatoren in het metalliseringsbad zijn in staat deze geïsoleerde kiemen tevergiftigen. Zijn die kiemen echter elektrisch verbonden, zoals op het TiW, danassisteren zij elkaar in het initiatieproces van de metallisering en treedt tochmetallisering op. Wanneer het stroomloos metalliseringsbad geen stabilisatoren bevat,wordt inderdaad gevonden dat zowel het metaal (TiW) als de diëlektrische laag wordengemetalliseerd. Op de wijze volgens de uitvinding is selectieve metallisatie mogelijk,ondanks niet-selectieve bekieming.
Het voordeel van deze manier van bekiemen en vervolgensmetalliseren is dat de bekieming homogeen zal zjn, dat wil zeggen overal ontstaatdezelfde kiemdichtheid, hetgeen bij uitwisselingsbekieming met een palladiumzout-oplossing zeker niet altijd het geval is. Verder kan men deze werkwijze behalve voorTiW ook voor andere elektrisch geleidende substraatmaterialen gebruiken. Deoxidehuid op TiW wordt vooraf door middel van sputteretsen verwijderd. Vervolgens wordt Pd in vacuum opgedampt of gesputterd. De Pd-laag moet zeer dun zijn, namelijkzodanig dat niet een aaneengesloten laag onstaat, maar eilanden van Pd.
Waar in het voorafgaande sprake is van silicium substraten (n- en p-Si), kunnen ook siliciumbevattende substraten worden toegepast, zoals polysilicium enamorf silicium.
De werkwijze volgens de uitvinding is ook toepasbaar voor demetallisering van via holes, waarbij de bodem van het kontaktgat bestaat uit aluminiumof uit een combinatie van aluminium en TiW.
De uitvinding wordt toegelicht aan de hand van eenuitvoeringsvoorbeeld en tekeningen, waarin figuur la-lf schematisch de processtappen weergeven voor hetaanbrengen van een TiW-laag op de bodem van een kontaktgat, en figuur 2a-2d schematisch de processtappen weergeven van het vullenvan kontaktgaten met ongelijke diepten.
Uitvoeringsvoorbeeld 1
In figuur la is met verwijzingscijfer 1 een deel van een siliciumsubstraat weergegeven. Met behulp van een gebruikelijk CVD-proces wordt op hetsilicium substraat een 0,7 μπι dikke laag Si02 2 aangebracht, welke langsfotolithografische weg is voorzien van een kontaktgat 3 met een diameter van 1 μπι.Met behulp van sputteren wordt over het geheel een 0,1 μπι dikke TiW-laag 4aangebracht, waarna de TiW-laag wordt bedekt met een positieve fotoresistlaag 5(figuur lb). Vervolgens wordt de gehele plak belicht met UV-licht en wel zodanig datde fotoresist in de kontaktgaten onoplosbaar blijft voor de gebruikelijkeontwikkelvloeistoffen. Na ontwikkelen ontstaat de situatie volgens fig. lc, waarbij inhet kontaktgat fotoresist 5’ aanwezig is. Vervolgens wordt het TiW nat-chemisch geëtstmet verdund salpeterzuur, waarbij TiW 4’ op de bodem van het kontaktgat achterblijft(fig. ld). De fotoresist 5’ wordt verwijderd door middel van etsen in eenzuurstofplasma (fig. Ie). Na etsen van de oxidehuid op het TiW met een waterigeoplossing van KOH (1 molair) wordt het TiW bekiemd met Pd in een waterige oplossing van 70°C gedurende 1 minuut. Deze bekiemingsoplossing heeft de volgendesamenstelling: 5 mg PdCl2 per liter175 μΐ HCL (36 gew. %) per liter1 gew.% HF.
Na spoelen met water wordt in een stroomloos nikkelbad een plug 6 gegroeid (fig. lf).De groei stopt vanzelf wanneer de rand 7 van het kontaktgat is bereikt.
Het stroomloos nikkelbad heeft de volgende samenstelling per liter water: 4,3 g nikkelacetaat 15.7 g nikkelsulfaat 11.7 g bamsteenzuur 15 g H3P02 (50 gew. % in water) 1 mg thiodiglycolzuur.
Uitvoeringsvoorbeeld 2
In figuur 2a is schematisch een dwarsdoorsnede weergegeven van eendeel van een halfgeleiderinrichting met kontaktgaten 13 en 13’ met ongelijke diepten.Met verwijzingscijfer 1 is het siliciumsubstraat weergegeven, met cijfer 2 de Si02-laagen met 14 en 14’ de TiW-lagen op de bodem van de kontaktgaten. De TiW-lagen zijnverkregen zoals beschreven in uitvoeringsvoorbeeld 1. Het TiW is door middel vansputteretsen oxidevrij gemaakt, waarna in vacuum door middel van opdampen een Pd-laag 10 (fig. 2b) over het gehele oppervlak van de plak wordt aangebracht. Deze Pd-laag is een dunne, niet-aaneengesloten laag bestaande uit eilanden van Pd (kiemen). DePd-kiemen op de TiW-lagen 14 en 14’ staan hierbij onderling in elektrisch kontakt. Navemikkeling in een stroomloos nikkelbad met een stabilisator volgensuitvoeringsvoorbeeld 1 worden de kontaktgaten selectief precies tot de rand gevuld metnikkelen pluggen 16 en 16’(fig. 2c). Op het oppervlak van de SHVlaag 2 vindt geennikkelafzetting plaats, ondanks de aanwezigheid van Pd-kiemen. Desgewenst kunnendeze Pd-kiemen door middel van sputteretsen worden verwijderd (fig. 2d).
Door de aanwezigheid van een TiW-laag tussen de nikkelen plug enhet siliciumsubstraat wordt bij een uitstookbehandeling van 450°C de vorming vansiliciden verhinderd.

Claims (4)

1. Werkwijze voor de vervaardiging van een halfgeleiderinrichtingomvattende een silicium substraat en een daarop aangebrachte diëlektrische laag waarinkontaktgaten tot op het silicium worden geëtst, waarna palladium-kiemen in de kontakt-gaten worden aangebracht en vervolgens door middel van een stroomloosmetalliseringsbad metalen pluggen in de kontaktgaten worden gevormd, welke pluggenkontakt maken met het silicium, met het kenmerk, dat aan het stroomloosmetalliseringsbad een stabilisator wordt toegevoegd en dat voorafgaande aan destroomloze metallisering van de kontaktgaten het silicium van de kontaktgaten wordtvoorzien van een TiW-laag, waarna ten minste de TiW-laag wordt voorzien vanpalladium-kiemen.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat als stabilisatoreen organische zwavelverbinding wordt toegepast.
3. Werkwijze volgens conclusie 1 of 2, met het kenmerk, dat depalladium-kiemen worden aangebracht door middel van opdampen of sputteren van eendunne, niet-aaneengesloten laag palladium.
4. Werkwijze volgens conclusie 1, 2 of 3, met het kenmerk, datkontaktgaten met ongelijke diepten worden toegepast en de kontaktgaten geheel metmetaal worden gevuld onder vorming van pluggen met ongelijke hoogten.
NL9100241A 1991-02-12 1991-02-12 Werkwijze voor de vervaardiging van een halfgeleiderinrichting. NL9100241A (nl)

Priority Applications (5)

Application Number Priority Date Filing Date Title
NL9100241A NL9100241A (nl) 1991-02-12 1991-02-12 Werkwijze voor de vervaardiging van een halfgeleiderinrichting.
DE69222330T DE69222330T2 (de) 1991-02-12 1992-02-05 Verfahren zum Herstellen einer Halbleitervorrichtung durch stromloses Plattieren
EP92200316A EP0499314B1 (en) 1991-02-12 1992-02-05 Method of manufacturing a semiconducteur device using electroless plating
JP4023794A JPH04316353A (ja) 1991-02-12 1992-02-10 半導体装置の製造方法
US07/834,046 US5198389A (en) 1991-02-12 1992-02-10 Method of metallizing contact holes in a semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL9100241 1991-02-12
NL9100241A NL9100241A (nl) 1991-02-12 1991-02-12 Werkwijze voor de vervaardiging van een halfgeleiderinrichting.

Publications (1)

Publication Number Publication Date
NL9100241A true NL9100241A (nl) 1991-08-01

Family

ID=19858863

Family Applications (1)

Application Number Title Priority Date Filing Date
NL9100241A NL9100241A (nl) 1991-02-12 1991-02-12 Werkwijze voor de vervaardiging van een halfgeleiderinrichting.

Country Status (5)

Country Link
US (1) US5198389A (nl)
EP (1) EP0499314B1 (nl)
JP (1) JPH04316353A (nl)
DE (1) DE69222330T2 (nl)
NL (1) NL9100241A (nl)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940010197A (ko) * 1992-10-13 1994-05-24 김광호 반도체 장치의 제조방법
KR960001176B1 (ko) * 1992-12-02 1996-01-19 현대전자산업주식회사 반도체 접속장치 및 그 제조방법
US5409861A (en) * 1993-09-15 1995-04-25 Hyundai Electronics Industries Co., Ltd. Method of forming a via plug in a semiconductor device
USRE36475E (en) * 1993-09-15 1999-12-28 Hyundai Electronics Industries Co., Ltd. Method of forming a via plug in a semiconductor device
KR100362751B1 (ko) * 1994-01-19 2003-02-11 소니 가부시끼 가이샤 반도체소자의콘택트홀및그형성방법
US5595943A (en) * 1994-06-30 1997-01-21 Hitachi, Ltd. Method for formation of conductor using electroless plating
US5529953A (en) * 1994-10-14 1996-06-25 Toshiba America Electronic Components, Inc. Method of forming studs and interconnects in a multi-layered semiconductor device
US6547974B1 (en) * 1995-06-27 2003-04-15 International Business Machines Corporation Method of producing fine-line circuit boards using chemical polishing
US5891804A (en) * 1996-04-18 1999-04-06 Texas Instruments Incorporated Process for conductors with selective deposition
US6093335A (en) * 1996-08-28 2000-07-25 International Business Machines Corporation Method of surface finishes for eliminating surface irregularities and defects
US6495200B1 (en) * 1998-12-07 2002-12-17 Chartered Semiconductor Manufacturing Ltd. Method to deposit a seeding layer for electroless copper plating
US6368953B1 (en) 2000-05-09 2002-04-09 International Business Machines Corporation Encapsulated metal structures for semiconductor devices and MIM capacitors including the same
US6368484B1 (en) 2000-05-09 2002-04-09 International Business Machines Corporation Selective plating process
JP2002348680A (ja) * 2001-05-22 2002-12-04 Sharp Corp 金属膜パターンおよびその製造方法
KR20190104902A (ko) * 2018-03-02 2019-09-11 마이크로머티어리얼즈 엘엘씨 금속 산화물들을 제거하기 위한 방법들
US20200232098A1 (en) * 2019-01-22 2020-07-23 Averatek Corporation Pattern formation using catalyst blocker

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4293591A (en) * 1975-10-23 1981-10-06 Nathan Feldstein Process using activated electroless plating catalysts
US4268536A (en) * 1978-12-07 1981-05-19 Western Electric Company, Inc. Method for depositing a metal on a surface
DE3380413D1 (en) * 1982-04-27 1989-09-21 Richardson Chemical Co Process for selectively depositing a nickel-boron coating over a metallurgy pattern on a dielectric substrate and products produced thereby
CN1003524B (zh) * 1985-10-14 1989-03-08 株式会社日立制作所 无电浸镀金溶液
JPH01144653A (ja) * 1987-12-01 1989-06-06 Oki Electric Ind Co Ltd 半導体素子の製造方法
NL8900305A (nl) * 1989-02-08 1990-09-03 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
GB2233820A (en) * 1989-06-26 1991-01-16 Philips Nv Providing an electrode on a semiconductor device
US5112448A (en) * 1989-11-28 1992-05-12 The Boeing Company Self-aligned process for fabrication of interconnect structures in semiconductor applications

Also Published As

Publication number Publication date
DE69222330D1 (de) 1997-10-30
JPH04316353A (ja) 1992-11-06
EP0499314A3 (en) 1993-03-31
DE69222330T2 (de) 1998-04-02
EP0499314B1 (en) 1997-09-24
US5198389A (en) 1993-03-30
EP0499314A2 (en) 1992-08-19

Similar Documents

Publication Publication Date Title
NL9100241A (nl) Werkwijze voor de vervaardiging van een halfgeleiderinrichting.
US8102049B2 (en) Semiconductor device including through electrode and method of manufacturing the same
US6054173A (en) Copper electroless deposition on a titanium-containing surface
US6242349B1 (en) Method of forming copper/copper alloy interconnection with reduced electromigration
US7867863B2 (en) Method for forming self-aligned source and drain contacts using a selectively passivated metal gate
US8003517B2 (en) Method for forming interconnects for 3-D applications
US20040004288A1 (en) Semiconductor device and manufacturing method of the same
EP0070737B1 (en) Semiconductor device having an electrode, and method for producing the same
NL8900305A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
GB1240189A (en) Method and structure in forming electrically continuous circuit through insulating layer
EP3000127A1 (en) Metal pvd-free conducting structures
JP2001237311A (ja) 半導体素子の配線形成方法
JP2002033323A (ja) 銅相互接続部を有する半導体デバイスの製造方法
US8053894B2 (en) Surface treatment of metal interconnect lines
JP4886165B2 (ja) デポジション処理によって、相互接続領域を選択的に合金にする方法
JP4829389B2 (ja) 半導体素子の配線形成方法
US20070049008A1 (en) Method for forming a capping layer on a semiconductor device
KR20050009352A (ko) 알루미늄 플러그 공정을 이용한 반도체 소자의 콘택플러그형성 방법
KR19990015715A (ko) 금속배선층 형성방법
JP4343366B2 (ja) 基質活性面上の銅析出
KR100858873B1 (ko) 구리 무전해 도금법을 이용한 대머신 금속배선 형성방법
KR980011882A (ko) 금속 배선 형성방법
KR20040041879A (ko) 반도체 소자의 제조 방법
JP2001274159A (ja) 半導体装置の製造方法
JP2002026015A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
BV The patent application has lapsed