JP2731040B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2731040B2 JP3038086A JP3808691A JP2731040B2 JP 2731040 B2 JP2731040 B2 JP 2731040B2 JP 3038086 A JP3038086 A JP 3038086A JP 3808691 A JP3808691 A JP 3808691A JP 2731040 B2 JP2731040 B2 JP 2731040B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に高周波ＧａＡｓＩＣ，高出力ＩＣにおけ
る電解Ａｕメッキパターンの形成方法に関するものであ
る。
【０００２】
【従来の技術】図８は従来のモノリシックマイクロ波Ｉ
Ｃ（ＭＭＩＣ）の構成を示す斜視図であり、図において
１００はＭＭＩＣチップ、１はそのガリウム砒素基板
で、該基板１上には、電界効果トランジスタ（ＦＥＴ）
で構成された第１，第２の能動素子部１０１，１０２、
容量素子１０３、誘導素子１０４、抵抗素子１０５等が
設けられている。また、１３１〜１３５は上記半導体基
板１の周縁部に配設されたボンディングパッド、１１１
〜１１３は上記各素子間あるいは素子と所定のボンディ
ングパッド間を接続する信号伝送線路である。また１２
１，１２２はそれぞれ第１，第２の能動素子部１０１，
１０２を跨いでその間側のボンディングパッド同士を接
続する第１，第２のエアーブリッジ配線、１０６は所定
のボンディングパッドと裏面電極１３０とを接続するた
めのバイアホールである。
【０００３】このようなＭＭＩＣ等のデバイスでは、マ
イクロ波帯の高い周波数領域において優れた動作特性を
得るため、ＦＥＴの電極やボンディングパッド部、さら
には誘導素子等の導電体層上にさらに低抵抗の金属層を
形成しており、本件出願人はこのようなマイクロ波帯デ
バイスに適用可能な技術の一例として、下地ゲート電極
上に低抵抗の上部ゲート電極を形成する方法（特開昭62
−274673号公報）をすでに出願している。
【０００４】図９(d) は図８のIXｄ−IXｄ線断面図であ
り、ＦＥＴ素子に接続されたボンディングパッド１３３
部分の断面構造を詳しく示している。図において、２は
上記半導体基板１上に形成されたＦＥＴ電極、３は基板
表面を保護するパッシベーション膜、９はＦＥＴ電極２
上に金属密着層５及び給電用Ａｕ層６を介して形成され
た電解Ａｕメッキ層である。ここで上記金属密着層５に
はＴｉ層あるいはＣｒ層などを用いており、また上記給
電用Ａｕ層６は、電解メッキ時通電用のカソード電極と
して機能するものである。また９ａは上記電解Ａｕメッ
キ層９のモフォロジー荒れ部である。
【０００５】次に製造方法について説明する。上記ＭＭ
ＩＣの各素子を半導体基板上に形成し、さらに上記ボン
ディングパッドや信号伝送線路の下地金属層及びその上
の電解Ａｕメッキ層を順次形成する。
【０００６】以下該電解Ａｕメッキ層の形成方法をボン
ディングパッド部分について詳しく説明する。上記ＦＥ
Ｔ電極の形成後、半導体基板１全面にパッシベーション
膜３を成長し、これを反応性イオンエッチングあるいは
プラズマエッチングによって選択的に除去して上記ＦＥ
Ｔ電極２の表面を露出させる。続いて第１のレジスト層
４を塗布し、パターニングにより上記ＦＥＴ電極２部分
に開口部４ａを形成する。その後、Ｔｉ密着層５及び給
電用Ａｕ層６をスパッタリングデポジションにより順次
形成する（図９(a) ）。
【０００７】次に、第２のレジスト層８を塗布し、その
パターニングを行って、上記ＦＥＴ電極２の配置部分に
開口部８ａを形成する（図９(b) ）。続いて上記基板を
メッキ液中に浸け、上記給電用Ａｕ層６をカソードとし
て通電し、上記第２のレジスト層８の開口部８ａ内に電
解Ａｕメッキ層９を形成する（図９(c) ）。そして上記
第２のレジスト層８、給電用Ａｕ層６、密着層５、及び
第１のレジスト層４を順次除去し、図９(d) に示すよう
な断面構造のボンディングパッドを得る。
【０００８】
【発明が解決しようとする課題】ところが、上述のメッ
キ方法では、下地金属層と接触している電解Ａｕメッキ
層の表面の荒れがひどく、光沢ムラが外観劣化を引き起
こしたり、オートボンディング時におけるパッド部検出
の障害となったりするという問題があった。なお図８の
ボンディングパッド部のドット表示は表面荒れを起こし
ていることを示している。
【０００９】すなわち、パッシベーション膜３の形成等
の熱処理工程では、図１０(a) ，(b) に示すように、蒸
着により形成したＦＥＴ電極部等の下地金属層２の結晶
化が進み、その結晶グレインのサイズが大型化する。言
い換えると下地金属層２の表面のきめが粗くなる。この
ため電解Ａｕメッキ層９は、その下地金属層２との間に
Ｔｉ密着層や給電用Ａｕ層６が介在していても、成長初
期にはそのグレインが大型化した下地金属層２の表面状
態を反映しながら成長する（図１０(c) ）。またその後
は電解Ａｕメッキ層９の〈１１１〉面に対するメッキの
優先配向を伴った結晶成長や下地金属層２の表面状態に
起因して結晶グレインサイズが不均一に変化する。この
ため電解Ａｕメッキ９は粗大な結晶粒の荒れたモフォロ
ジー９ａを呈することとなる。
【００１０】またこの結果パターン間やパターン内，例
えば異なる信号伝送線路間や１つの信号伝送線路内で光
沢が変わり、前記光沢ムラがメッキ外観劣化の問題のみ
ならず、実装工程においてオートボンディングなどを使
った自動化の障害となるという問題を引き起こしてい
た。
【００１１】なお、従来上記のような電極形成方法にお
いて、Ｔｉ密着層５や給電用Ａｕ層６をウェットエッチ
ングにより除去する場合、電解Ａｕメッキ層９も同時に
蝕刻され、該メッキ層９の表面に凹凸が生じるという問
題があったが、本件出願人はこの問題の解決方法とし
て、上記電解Ａｕメッキ層９の表面をＴｉ層で被覆した
状態で下側のＴｉ密着層や給電用Ａｕ層をエッチングす
る方法（特開昭63−318145号公報）をすでに出願してい
る。
【００１２】この発明は、上記のような問題点を解決す
るためになされたもので、電解メッキ層の光沢ムラを大
きく改善することができ、これにより電極パッド位置の
機械的な検出が容易になり、実装工程におけるオートボ
ンディングなどを使った自動化の障害を排除でき、しか
も外観の美観を向上することができ、ＭＭＩＣ等のデバ
イスの商品価値を高めることができる半導体装置の製造
方法を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明（請求項１）に
係る半導体装置の製造方法は、下地金属層上に金属メッ
キ層を形成するメッキ工程を、その下層の結晶性をキャ
ンセルする導電性バッファ層を下地金属層上に形成する
メッキ前工程と、該導電性バッファ層上に金属メッキ層
を電解メッキにより選択的に形成するメッキ主工程とか
ら構成し、上記導電性バッファ層として、その所定の平
面パターンを有する表面領域内あるいは全表面領域にわ
たって表面のきめの粗さが０．３μｍ以下に一様に小さ
く制御された層を用いるものである。
【００１４】そして、上記メッキ前工程では、その第１
の工程で半導体基板上に第１のレジスト膜を塗布し、パ
ターニングにより上記下地金属層上に開口部を形成し、
第２の工程で、全面に、上記下地金属層との密着性の高
い金属密着層、電解メッキの際通電用カソード電極とな
るメッキ給電用金属層、及び無電解メッキの際触媒とし
て機能するＰｄ活性化層を順次スパッタリングデポジシ
ョンによって積層し、第３の工程で、上記Ｐｄ活性化層
上に第２のレジスト膜を塗布し、パターニングにより上
記下地金属層上に開口部を形成し、第４の工程で、無電
解メッキにより第２のレジスト膜の開口部に上記導電性
バッファ層としての非晶質メッキ膜を形成し、上記メッ
キ主工程では、電解メッキにより上記第２のレジスト膜
の開口部にＡｕメッキ層を形成するようにしている。
【００１５】この発明（請求項２）は、請求項１記載の
半導体装置の製造方法において、上記第２，第３，第４
の工程に代わる第６，第７の工程で、全面に、上記下地
金属層との密着性の高い金属密着層、上記導電性バッフ
ァ層としての非晶質合金層、及び電解メッキの際通電用
カソード電極となるメッキ給電用金属層を順次スパッタ
リングデポジションによって積層し（第６の工程）、続
いて該メッキ給電用金属層上に第２のレジスト膜を塗布
し、パターニングにより上記下地金属層上に開口部を形
成する（第７の工程）ものである。
【００１６】この発明（請求項３）は、請求項１記載の
半導体装置の製造方法において、上記第２，第３，第４
の工程に代わる第８，第９，第１０の工程で、まず全面
に、上記下地金属層との密着性の高い金属密着層、及び
電解メッキの際通電用カソード電極となるメッキ給電用
金属層を順次スパッタリングデポジションにより積層し
（第８の工程）、次に該メッキ給電用金属層上に第２の
レジスト膜を塗布し、パターニングにより上記下地金属
層上に開口部を形成し（第９の工程）、さらに電解メッ
キにより上記第２のレジスト膜の開口部に上記導電性バ
ッファ層としての非晶質メッキ層を形成する（第１０の
工程）ものである。
【００１７】この発明（請求項４）は、請求項３記載の
半導体装置の製造方法において、上記第９，第１０の工
程に代わる第１１，第１２の工程で、ＰｄＣｌ2 液への
浸漬処理、スパッタリングデポジション、あるいは蒸着
により上記メッキ給電用金属層上に、表面のグレインサ
イズを一様に0.３μｍ以下に抑制したパラジウム膜を形
成し（第１１の工程）、該パラジウム層上に第２のレジ
スト膜を塗布し、パターニングにより上記下地金属層上
に開口部を形成する（第１２の工程）ものである。
【００１８】この発明（請求項５）は、請求項３記載の
半導体装置の製造方法において、上記第１０の工程に代
わる第１３の工程で、上記第２のレジスト膜の開口部
に、表面のグレインサイズを一様に0.３μｍ以下に抑制
したパラジウム膜をＰｄＣｌ2液への浸漬処理により形
成するものである。
【００１９】この発明（請求項６）は、請求項３記載の
半導体装置の製造方法において、上記第９，第１０の工
程に代わる第１４，第１５，第１６の工程で、付加レジ
スト膜を塗布し、これを格子状に配列された一辺１μｍ
程度の矩形部が残るようパターニングし（第１４の工
程）、上記付加レジスト膜をマスクとしてイオン注入を
行い、その後該付加レジスト膜を除去し（第１５の工
程）、上記メッキ給電用金属層上に第２のレジスト膜を
塗布し、パターニングにより上記下地金属層上に開口部
を形成する（第１６の工程）ものである。
【００２０】
【作用】この発明（請求項１）においては、その下層の
結晶性をキャンセルする導電性バッファ層を下地金属層
上に形成し、その上に金属メッキ層を選択的に形成し、
しかもこの際上記導電性バッファ層として、その所定の
平面パターンを有する表面領域内であるいは全表面領域
にわたって表面のきめの粗さが０．３μｍ以下に一様に
小さく制御された層を用いるようにしたから、上記金属
メッキ層の成長時、そのグレインサイズの大型化や不均
一化を招くことなく緻密な結晶が均一に成長することと
なり、これによって金属メッキ層の光沢ムラを大きく改
善することができる。この結果電極パッド位置の機械的
な検出が容易になり、実装工程におけるオートボンディ
ングなどを使った自動化の障害を排除でき、しかも外観
の美観を向上することができ、ＭＭＩＣ等のデバイスの
商品価値を高めることができる。
【００２１】またこの発明では、上記導電性バッファ層
として非晶質層を無電解メッキによって形成するので、
導電性バッファ層の形成をメッキ液への浸漬のみで簡単
に行うことができる。
【００２２】この発明（請求項２）においては、上記非
晶質合金層をスパッタリングデポジションにより形成す
るので、無電解メッキのための触媒層が不要となり、し
かも金属密着層及びメッキ給電用金属層の形成もスパッ
タリングデポジションであるため、これらの金属層を連
続的に作業性よく形成できる。
【００２３】この発明（請求項３）においては、上記非
晶質層を電解メッキにより形成するので、無電解メッキ
の触媒としてのＰｄ活性化層が不要となり、しかも電解
Ａｕメッキ層の形成工程へのプロセスの移行をスムース
に行うことができる。
【００２４】この発明（請求項４）においては、上記導
電性バッファ層として、表面のグレインサイズを一様に
0.３μｍ以下に抑制したパラジウム膜を形成するので、
導電性バッファ層の形成をＰｄＣｌ2 液への浸漬、スパ
ッタリングデポジション、あるいは蒸着の何れか１つの
処理のみで簡単に行うことができる。この発明（請求項
５）においては、上記導電性バッファ層として、表面の
グレインサイズを一様に0.３μｍ以下に抑制したパラジ
ウム膜を、ＰｄＣｌ 2 液への浸漬処理により形成するの
で、浸漬処理時間の制御によりＰｄ結晶核の成長を回避
でき、これにより、表面の光沢ムラがなく、粒径の小さ
い金属メッキ層を形成することが可能となる。
【００２５】この発明（請求項６）においては、下地金
属層上に形成したメッキ給電用金属層に、格子状の開口
パターンを有するマスクを用いてイオン注入することに
より上記導電性バッファ層を形成するので、導電性バッ
ファ層がメッキ給電用金属層を兼ねることとなり、成膜
工程を簡略化することができる。
【００２６】
【実施例】図１はこの発明の第１の実施例における半導
体装置の製造方法を説明するための断面図で、図１(a)
〜図１(e) は各主要工程を示している。図１(e) におい
て、図９(d) と同一符号は同一または相当部分を示し、
１０は上記電解Ａｕメッキ層９と給電用Ａｕ層６との間
に介在する非晶質Ｎｉ−Ｐ層で、無電解メッキにより形
成したものである。この非晶質Ｎｉ−Ｐ層１０は、その
表面のグレインサイズが一様に0.３μｍ以下と下地金属
層（ＦＥＴ電極）２のグレインサイズに対し無視しうる
大きさとなっており、またエピタキシャル成長を起こさ
ないという性質を持っている。また７は該非晶質Ｎｉ−
Ｐ層１０と給電用Ａｕ層６との間に介在するＰｄ活性化
層で、上記非晶質Ｎｉ−Ｐ層１０の無電解メッキの際、
そのメッキ触媒となるものである。
【００２７】次に製造方法について説明する。半導体基
板１上にＦＥＴ電極２を形成するまでの工程は従来と同
一である。その後、シリコン酸化膜あるいは窒化膜など
のパッシベーション膜３を化学的気相成長法（ＣＶＤ
法）によって成長し、上記下地金属膜２を露出するよう
にエッチングする。続いて第１のレジスト層４を塗布
し、パターニングを行って上記ＦＥＴ電極２上の部分に
開口部４ａを形成する（図１(a) ）。
【００２８】この状態で、Ｔｉ密着層５、給電用Ａｕ層
６、及びＰｄ活性化層７を順次スパッタリングデポジシ
ョンによって積層形成し、次に第２のレジスト層８の塗
布し、さらにパターニングして上記ＦＥＴ電極２上の部
分に開口部８ａを形成する（図１(b) ）。
【００２９】その後上記第２レジスト層８をマスクと
し、上記Ｐｄ活性化層７を触媒として無電解Ｎｉメッキ
を行い、上記開口部内のＰｄ活性化層７露出面上に非晶
質Ｎｉ−Ｐ層１０を形成する（図１(c) ）。このとき、
Ｎｉメッキ浴中には還元剤として次亜リン酸ナトリウム
またはホウ水素化物が混合されているため、副反応とし
て上記還元剤の分解が起こり、この結果メッキ膜はＮｉ
−ＰあるいはＮｉ−Ｂの非晶質膜となる。なおここでは
非晶質Ｎｉ−Ｐ膜１０を形成するようにしている。
【００３０】この後、基板をＡｕメッキ液中に浸し、上
記給電用Ａｕ層６にこれをカソードとして通電して、上
記無電解メッキ層１０上に電解Ａｕメッキ層９を形成す
る（図１(d) ）。そして第２のレジスト層８、給電用Ａ
ｕ層６、密着層５、及び第１のレジスト層４を順次除去
して、図１(e) に示すような断面構造のボンディングパ
ッドを得る。
【００３１】なおここで、上記レジスト層４，８は剥離
剤や有機溶剤処理あるいはＯ2 アッシングによって、ま
た上記Ｔｉ密着層５，給電用Ａｕ層６などのスパッタ膜
はイオンミリング，反応性イオンエッチングあるいはこ
れらの併用によってそれぞれ除去できる。
【００３２】このように本実施例では、ＦＥＴ電極２と
その上の電解Ａｕメッキ層９との間に非晶質Ｎｉ−Ｐ層
１０を形成しているため、上記ＦＥＴ電極２の結晶グレ
インサイズが大型化していても、その結晶性はグレイン
が緻密な非晶質Ｎｉ−Ｐ層１０によりキャンセルされる
こととなる。このため電解Ａｕメッキ層９の成長時、そ
のグレインサイズの大型化や不均一化を招くことなく、
緻密な結晶が均一に成長することとなり、電解Ａｕメッ
キ層の表面の光沢ムラを低減することができる。これに
より電極パッド位置の機械的な検出が容易になり、実装
工程におけるオートボンディングなどを使った自動化の
障害を排除でき、しかも外観の美観を向上することがで
き、ＭＭＩＣ等のデバイスの商品価値を高めることがで
きる。
【００３３】なお、上記実施例では非晶質無電解メッキ
膜の材料としてＮｉ−Ｐを用いたが、これはメッキ浴を
適当に選択してＮｉ−Ｂ，Ｃｏ−Ｐなど無電解メッキ可
能な他の非晶質金属材料を用いてもよい。
【００３４】また、上記実施例では、非晶質Ｎｉ−Ｐ層
１０を無電解メッキにより形成しているが、このような
非晶質層の形成方法はこれに限るものではなく、例えば
スパッタ法や電解メッキ法でもよい。
【００３５】図２は、非晶質層の形成にスパッタ法を用
いた本発明の第２の実施例を説明するための断面図であ
り、図２(a) 〜図２(d) は各主要工程を示している。図
２(d) において、図１(d) と同一符号は同一のものを示
し、２０はＴｉ密着層５とその上の給電用Ａｕ層６との
間に形成された非晶質合金スパッタ層であり、グレイン
サイズが0.３μｍ以下で、エピタキシャル成長を起こさ
ない点は上記非晶質Ｎｉ−Ｐ層と同一である。またここ
ではＰｄ活性化層７は用いていない。
【００３６】次に製造方法について説明する。上記実施
例と同様第１のレジスト膜４に開口部４ａを形成した
（図２(a) ）後、Ｔｉ密着層５、非晶質合金層２０、及
び給電用Ａｕ層６を順次スパッタ法により積層形成し、
続いて第２のレジスト層８を塗布し、パターニングによ
り開口部８ａを形成する（図２(b) ）。続いて、上記第
２レジスト層８をマスクとして電解メッキを行い電解Ａ
ｕメッキ層９を形成する（図２(c) ）。そして上記第２
のレジスト層８、給電用Ａｕ層６、非晶質合金層２０、
密着層５、及び第１のレジスト層４を順次除去して、図
２(d) にその断面構造を示すようなボンディングパッド
を得る。
【００３７】この実施例では、結晶粒界が緻密な、つま
り結晶グレインが一様に小さい非晶質合金層２０をスパ
ッタ法により形成しているため、上記実施例の効果に加
えて、無電解メッキの触媒としてのＰｄ活性化層が不要
となり、しかもＴｉ密着層５や給電用Ａｕ層６とともに
連続的に形成でき、作業性もよいという効果がある。
【００３８】また図３は、非晶質層の形成に電解メッキ
法を用いた本発明の第３の実施例を説明するための断面
図であり、図３(a) 〜図３(d) は主要工程を示してい
る。図３(d) において、３０は給電用Ａｕ層６とその上
の電解Ａｕメッキ層９との間に形成された、グレインサ
イズが0.３μｍ以下の非晶質電解メッキ層であり、エピ
タキシャル成長しないものである。またここでもＰｄ活
性化層７は用いていない。その他の点は上記第１の実施
例と同一である。
【００３９】次に製造方法について説明する。上記給電
用Ａｕ層６を形成するまでの工程（図３(a) ）は、上記
第１の実施例と同一であるので、その説明を省略する。
図３(a) の工程を経た後、第２のレジスト層８を塗布し
パターニングし、その後基板をＮｉ等のメッキ浴内に浸
け、給電用Ａｕ層６に通電を行って非晶質電解メッキ層
３０を形成する。その後、さらに基板１をＡｕメッキ浴
内に浸け、電解Ａｕメッキ層９を形成する（図３(c)
）。ここで上記電解メッキにより形成できる非晶質膜
としては、Ｎｉ−Ｐ，Ｃｏ−Ｐ，Ｆｅ−Ｐ，Ｃｏ−Ｎｉ
−Ｐ，Ｃｏ−Ｗ，Ｆｅ−Ｗ，Ｃｒ−Ｗ，Ｆｅ−Ｍｏ，Ｃ
ｒ−Ｆｅなどが知られている。そして上記第２のレジス
ト層８、給電用Ａｕ層６、密着層５、及び第１のレジス
ト層４を順次除去して、図３(d) にその断面構造を示す
ようなボンディングパッドを得る。
【００４０】この実施例では、結晶粒界が緻密な非晶質
層３０を電解メッキ法により形成しているため、上記第
１の実施例の効果に加えて、無電解メッキの触媒として
のＰｄ活性化層が不要となり、しかも電解Ａｕメッキ層
９の形成工程への移行がスムースに行うことができ、作
業性がよいという効果がある。
【００４１】なお、上記各実施例では、ＦＥＴ電極２と
電解Ａｕメッキ層９との間に導電性バッファ層として非
晶質層を形成する方法について示したが、Ｐｄ（パラジ
ウム）膜を導電性バッファ層して用いてもよい。
【００４２】次に、このようにＰｄ層を導電性バッファ
層として用いた第４及び第５の実施例について説明す
る。
【００４３】図４(a) 及び(b) は本発明の第４の実施例
による半導体装置の製造方法の主要工程を説明するため
の断面図であり、図４(d) において、４０はエピタキシ
ャル成長しないグレインサイズが一様に0.３μｍ以下で
あるＰｄ微粒子膜で、該Ｐｄ微粒子膜４０上に電解Ａｕ
メッキ層９が直接形成されている。その他の点は上記第
１の実施例と同一である。
【００４４】すなわち図１(a) に示す工程を経た後、全
面にＴｉ密着層５、給電用Ａｕ層６を順次スパッタ法に
より形成し、その後基板をＰｄＣｌ2 液に約２分程度浸
漬してＰｄ微粒子膜４０を形成する（図４(a) ）。ここ
ではＰｄＣｌ2 液としてレッドシューマ（日本カニゼン
株式会社商品名）を純粋で５倍に希釈したものを用いて
いる。またＰｄ微粒子膜４０の形成はＰｄＣｌ2 液への
浸漬処理に限るものではなく、Ｐｄのスパッタや蒸着法
により行ってもよい。その後上記第２のレジスト層８の
塗布及びパターニングを行い、これをマスクとして上記
実施例と同様にして電解Ａｕメッキ層９を形成する（図
４(b) ）。
【００４５】このように第４の実施例では、粒径の小さ
いＰｄ微粒子膜４０上に電解Ａｕメッキ層９を直接形成
したので、非晶質Ｎｉ−Ｐ層を形成する工程を省略する
ことができ、このため第１実施例の効果に加えて生産性
の向上を図ることができる。またＰｄＣｌ2 液への浸漬
時間を２分程度として、Ｐｄ結晶核が成長しないように
しているため、表面の光沢ムラがなく、しかも粒径の小
さい電解Ａｕメッキ層９を形成することができる。
【００４６】なお、上記第４の実施例では、ＰｄＣｌ2
液への浸漬時間を２分程度としたが、これは５分以上で
あってもそれほど問題はなく、つまり浸漬時間を長くす
ると、粒径が一様に大きくなるだけであり、光沢ムラの
発生は防止することができる。
【００４７】図５は本発明の第５の実施例を示し、ここ
では、給電用Ａｕ層６を形成した後、続いて第２のレジ
スト層８の塗布及びパターニングを行い、その後ＰｄＣ
ｌ2 液への浸漬処理を行っている（図５(a) ）点のみ上
記第４の実施例と異なっており、その後の電解Ａｕメッ
キ層９の形成は図５(b) に示すように上記第４実施例と
同様に行っている。この場合も上記第４の実施例と同様
の効果がある。
【００４８】図６及び図７は本発明の第６の実施例を説
明するための図であり、図６(a) 〜図６(d) はイオン注
入により導電性バッファ層を形成するまでの工程、図７
(a)〜図７(c) はその後の工程を示している。図７(c)
において、６０はＴｉ密着層５と電解Ａｕメッキ層９と
の間に形成された導電性バッファ層で、給電用Ａｕ層６
に部分的にイオン注入してその結晶性を乱したものであ
る。６ａは上記給電用Ａｕ層６に格子状に形成されたイ
オン注入部分であり、この部分６ａの結晶のグレインサ
イズは一様に0.３μｍ以下となっている。
【００４９】次に製造方法について説明する。上記給電
用Ａｕ層６を形成するまでの工程（図６(a) ）は、上記
第１の実施例と同一であるので、その説明を省略する。
図６(a) の工程を経た後、全面に付加レジスト層１１を
塗布し、露光現像してレジストパターンを形成する（図
６(b) ）。ここで、上記付加レジスト層１１は約１μｍ
角の矩形のレジスト残部が連続的に格子状に並ぶように
パターニングしている。続いて上記付加レジスト層１１
をマスクとして上記給電用Ａｕ層６に対してＳｉなどの
イオン１２を注入して格子状のイオン注入部６ａを形成
し、これにより導電性バッファ層６０を形成する（図６
(c) ）。その後上記付加レジスト層１１を除去する（図
６(d) ）。
【００５０】次に第２のレジスト層８の塗布及びパター
ニングをしてレジストパターンを形成し（図７(a) ）、
これをマスクとした電解メッキにより電解Ａｕメッキ層
９を形成する（図７(b) ）。そして上記第２のレジスト
層８、導電性バッファ層６０、密着層５、及び第１のレ
ジスト層４を順次除去して、図７(c) にその断面構造を
示すようなボンディングパッドを得る。
【００５１】このように本実施例では、電解Ａｕメッキ
層の下地層である給電用Ａｕ層６上の、約１μｍ角の矩
形のレジスト残部を除く格子状の部分に選択的にイオン
注入を行っているので、電解Ａｕメッキ層９のグレイン
は成長初期において１μｍ以下であり、さらに隣接する
結晶粒間で結晶粒の成長は抑制し合うこととなり、この
ため２〜３μｍ厚程度のメッキ成長後でも結晶粒の粗大
化は起こらず、一様なメッキモフォロジーが得られる。
なお、上記各実施例では、低抵抗の金属メッキ層として
Ａｕメッキ層を例に挙げて説明したが、上記低抵抗金属
メッキ層はこれに限るものではなく、例えば銀メッキ層
や銅メッキ層でもよい。
【００５２】
【発明の効果】以上のように本発明（請求項１）に係る
半導体装置の製造方法によれば、その下層の結晶性をキ
ャンセルする導電性バッファ層を下地金属層上に形成
し、該導電性バッファ層上に金属メッキ層を選択的に形
成し、しかもこの際上記導電性バッファ層として、その
所定の平面パターンを有する表面領域内あるいは全表面
領域にわたって表面のきめの粗さが０．３μｍ以下に一
様に小さく制御された層を用いるようにしたので、電解
メッキ層の光沢ムラを大きく改善することができ、これ
により電極パッド位置の機械的な検出が容易になり、実
装工程におけるオートボンディングなどを使った自動化
の障害を排除でき、しかも外観の美観を向上することが
でき、ＭＭＩＣ等のデバイスの商品価値を高めることが
できる効果がある。
【００５３】またこの発明では、上記導電性バッファ層
として非晶質層を無電解メッキによって形成するので、
上記効果に加えて導電性バッファ層の形成をメッキ液へ
の浸漬のみで簡単に行うことができる効果もある。
【００５４】この発明（請求項２）によれば、上記非晶
質合金層をスパッタリングデポジションにより形成する
ので、無電解メッキのための触媒層が不要となり、しか
も金属密着層、メッキ給電用金属層の形成もスパッタリ
ングデポジションであるため、これらの金属層を連続的
に作業性よく形成できる効果もある。
【００５５】この発明（請求項３）によれば、上記非晶
質層を電解メッキにより形成するので、無電解メッキの
触媒としてのＰｄ活性化層が不要となり、しかも電解Ａ
ｕメッキ層の形成工程へのプロセスの移行をスムースに
行うことができる効果もある。
【００５６】この発明（請求項４）によれば、上記導電
性バッファ層として、表面のグレインサイズを一様に0.
３μｍ以下に抑制したパラジウム膜を形成するので、導
電性バッファ層の形成をＰｄＣｌ2 液への浸漬、スパッ
タリングデポジション、及び蒸着の何れか１の処理のみ
で簡単に行うことができる効果もある。この発明（請求
項５）によれば、上記導電性バッファ層として、表面の
グレインサイズを一様に0.３μｍ以下に抑制したパラジ
ウム膜を、ＰｄＣｌ 2 液への浸漬処理により形成するの
で、浸漬処理時間の制御によりＰｄ結晶核の成長を回避
でき、これにより、表面の光沢ムラがなく、粒径の小さ
い金属メッキ層を形成することが可能となるという効果
もある。
【００５７】この発明（請求項６）によれば、下地金属
層上に形成したメッキ給電用金属層に、格子状の開口パ
ターンを有するマスクを用いてイオン注入することによ
り上記導電性バッファ層を形成するので、導電性バッフ
ァ層がメッキ給電用金属層を兼ねることとなり、成膜工
程を簡略化することができる効果もある。
【図面の簡単な説明】
【図１】この発明の第１の実施例による半導体装置の製
造方法におけるメッキ電極の形成工程を説明するための
断面図である。
【図２】上記メッキ電極形成工程において非晶質層の形
成を、無電解メッキに代えてスパッタリングデポジショ
ンにより行う本発明の第２の実施例を説明する断面図で
ある。
【図３】上記非晶質層の形成を、スパッタリングデポジ
ションに代えて電解メッキにより行う本発明の第３の実
施例を説明する断面図である。
【図４】図１のメッキ電極形成工程において非晶質層に
代えて、表面のきめが緻密なＰｄ膜を用いた本発明の第
４の実施例を説明する断面図である。
【図５】上記第４実施例において、上記Ｐｄ層とメッキ
マスクとの形成順序を変更した本発明の第５の実施例を
説明する断面図である。
【図６】図１のメッキ電極形成工程において非晶質層に
代えて、部分的にイオン注入を施したメッキ給電用金属
層を用いた本発明の第６の実施例を説明する断面図であ
る。
【図７】上記本発明の第６の実施例における電解Ａｕメ
ッキ層の形成工程を示す断面図である。
【図８】従来のＭＭＩＣの概略構成を示す斜視図であ
る。
【図９】従来のＭＭＩＣの製造方法における電解Ａｕメ
ッキ層の形成工程を説明する断面図である。
【図１０】上記従来の電解Ａｕメッキ層の形成工程にお
いてメッキ面荒れが生ずるメカニズムを説明する模式図
である。
【符号の説明】
１ 半導体基板 ２ ＦＥＴ電極 ３ パッシベーション膜 ４ 第１のレジスト層 ４ａ 開口部 ５ Ｔｉ密着層 ６ 給電用Ａｕ層 ６ａ イオン注入部 ７ Ｐｄ活性化層 ８ 第２のレジスト層 ８ａ 開口部 ９ Ａｕ電解メッキ層 ９ａ 表面荒れ部 １０ Ｎｉ−Ｐ非晶質層 １１ 付加レジスト層 １２ 注入イオン ２０ 非晶質合金スパッタ層 ３０ 非晶質電解メッキ層 ４０，５０ Ｐｄ膜 ６０ イオン注入層 １００ ＭＭＩＣ

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 下地金属層上に低抵抗の金属メッキ層を
    形成するメッキ工程を有する半導体装置の製造方法にお
    いて、 上記メッキ工程は、その下層の結晶性をキャンセルする
    導電性バッファ層を上記下地金属層上に形成するメッキ
    前工程と、該導電性バッファ層上に上記金属メッキ層を
    電解メッキにより選択的に形成するメッキ主工程とを含
    んでおり、 上記導電性バッファ層は、その所定の平面パターンを有
    する表面領域内で、あるいは全表面領域にわたって表面
    のきめの粗さが０．３μｍ以下に一様に小さく制御され
    たものであり、 上記メッキ前工程は、 半導体基板上に第１のレジスト膜を塗布し、パターニン
    グにより上記下地金属層上に開口部を形成する第１の工
    程と、 全面に、上記下地金属層との密着性の高い金属密着層、
    電解メッキの際通電用カソード電極となるメッキ給電用
    金属層、及び無電解メッキの際触媒として機能するＰｄ
    活性化層を順次スパッタリングデポジションによって積
    層する第２の工程と、 上記Ｐｄ活性化層上に第２のレジスト膜を塗布し、パタ
    ーニングにより上記下地金属層上に開口部を形成する第
    ３の工程と、 無電解メッキにより第２のレジスト膜の開口部に上記導
    電性バッファ層として非晶質メッキ膜を形成する第４の
    工程とを含み、 上記メッキ主工程は、 電解メッキにより上記第２のレジスト膜の開口部にＡｕ
    メッキ層を形成する第５の工程を含む ことを特徴とする
    半導体装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体装置の製造方法に
    おいて、 上記メッキ前工程は、上記第２，第３，第４の工程に代
    えて、 全面に、上記下地金属層との密着性の高い金属密着層、
    上記導電性バッファ層としての非晶質層、及び電解メッ
    キの際通電用カソード電極となるメッキ給電用金属層を
    順次スパッタリングデポジションによって積層する第６
    の工程と、 該メッキ給電用金属層上に第２のレジスト膜を塗布し、
    パターニングにより上 記下地金属層上に開口部を形成す
    る第７の工程と を含むことを特徴とする半導体装置の製
    造方法。
  3. 【請求項３】 請求項１記載の半導体装置の製造方法に
    おいて、 上記メッキ前工程は、上記第２，第３，第４の工程に代
    えて、 全面に、上記下地金属層との密着性の高い金属密着層、
    及び電解メッキの際通電用カソード電極となるメッキ給
    電用金属層を順次スパッタリングデポジションにより積
    層する第８の工程と、 該メッキ給電用金属層上に第２のレジスト膜を塗布し、
    パターニングにより上記下地金属層上に開口部を形成す
    る第９の工程と、 電解メッキにより上記第２のレジスト膜の開口部に上記
    導電性バッファ層としての非晶質メッキ層を形成する第
    １０の工程 とを含むことを特徴とする半導体装置の製造
    方法。
  4. 【請求項４】 請求項３記載の半導体装置の製造方法に
    おいて、 上記メッキ前工程は、上記第９，第１０の工程に代え
    て、ＰｄＣｌ 2 液への浸漬処理、スパッタリングデポジショ
    ン、あるいは蒸着により上記メッキ給電用金属層上に、
    表面のグレインサイズを一様に0.３μｍ以下に抑制した
    パラジウム膜を形成する第１１の工程と、 該パラジウム膜上に第２のレジスト膜を塗布し、パター
    ニングにより上記下地金属層上に開口部を形成する第１
    ２の工程 とを含むことを特徴とする半導体装置の製造方
    法。
  5. 【請求項５】 請求項３記載の半導体装置の製造方法に
    おいて、 上記メッキ前工程は、上記第１０の工程に代えて、上記第２のレジスト膜の開口部に、表面のグレインサイ
    ズを一様に0.３μｍ以下に抑制したパラジウム膜をＰｄ
    Ｃｌ 2 液への浸漬処理により形成する第１３の工程 を含
    むことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項３記載囲の半導体装置の製造方法
    において、 上記メッキ前工程は、上記第９，第１０の工程に代え
    て、付加レジスト膜を塗布し、これを格子状に配列された一
    辺１μｍ程度の矩形部が残るようパターニングする第１
    ４の工程と、 上記付加レジスト膜をマスクとしてイオン注入を行い、
    その後該付加レジスト膜を除去する第１５の工程と、 上記メッキ給電用金属層上に第２のレジスト膜を塗布
    し、パターニングにより上記下地金属層上に開口部を形
    成する第１６の工程と を含むことを特徴とする半導体装
    置の製造方法。
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