KR101339605B1 - GaAs 집적 회로 장치 및 그의 부착 방법 - Google Patents
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Abstract
GaAs 장치(11)는 GaAs 기판(14), 및 타겟 장치의 패드(16)와의 전기적 접지 콘택을 형성하기 위한 구리 콘택 층(21)을 구비한다. 구리 콘택 층은 NiV 층과 같은 확산 장벽 층(23)을 통해 GaAs 기판으로부터 격리된다. 산화 효과를 줄이기 위해 유기 솔더 보호막이 노출된 구리를 코팅할 수 있다. 구리 콘택 층의 피착 전에 골드 또는 구리 시드 층이 피착될 수 있다. 구리 콘택 층(21)은 콘택 패드(16)에 직접 솔더링될 수 있는데, 이는 콘택 패드가 접착제 오버플로우를 필요로 하지 않고 비교적 작게 제조될 수 있음을 의미한다.
GaAs 집적 회로 장치, 인쇄 회로 보드, 콘택 패드, 접착제 오버플로우, 콘택 층
Description
본 발명은 갈륨 비화물(GaAs) 집적 회로의 설계, 제작 및 제조에 관한 것이다. 구체적으로, 본 발명은 GaAs 재료 및 프로세스를 이용하는 집적 회로, 및 집적 회로를 회로 장치에 부착하는 프로세스에 관한 것이다.
현대의 전자 장비는 종종 양호한 무선 주파수 특성을 갖는 효율적인 전력 트랜지스터를 필요로 한다. 예를 들어, 무선 장치들은 통상적으로 저레벨 무선 주파수 신호를 생성하는 무선 및 관련 회로를 구비한다. 이러한 저레벨 무선 주파수 신호는 안테나 시스템에서의 전송을 위해 증폭될 필요가 있다. 전력 트랜지스터의 사용 및 제조는 공지되어 있으며, 매우 효율적이고 효과적인 전력 트랜지스터를 생성하도록 진보되어 왔다. 예를 들어, 전력 트랜지스터는 GaAs 재료 및 프로세스를 이용하여 제조될 수 있다. GaAs 재료 및 프로세스는 특히 바람직한 무선 주파수 특성을 갖는 전력 트랜지스터를 생성하고, 높은 수율을 가지며, 그의 높은 전력 밀도로 인해 다른 기술들에 대해 가격 경쟁력이 있다는 것이 밝혀졌다.
GaAs 집적 회로의 일례에서, GaAs 전력 트랜지스터는, 먼저 GaAs 기판 상에 에피텍셜 층들을 피착하고, 이어서 적절한 층들로 에칭한 후, 장치의 단자들에 대 한 금속 콘택을 피착함으로써 형성된다. GaAs 전력 트랜지스터는 통상적으로 GaAs 콘택 층(서브 컬렉터)이 피착되는 반절연 기판 상에 성장된다. 이러한 서브 컬렉터 층은 집적 회로의 콘택 측에 위치하며, 예를 들어 인쇄 회로 보드 상의 패드에 부착되도록 골드(gold) 콘택 층과 협력한다. GaAs 컬렉터 영역이 서브 컬렉터 층의 상부에 피착된다. 이어서, 베이스 층이 컬렉터의 상부에 피착된다. 이어서, 이미터 층(넓은 밴드갭의 반도체)이 피착된다. 이 이미터 층의 상부에, 이미터 콘택 층이, 콘택 저항이 최소화될 수 있도록, 최종 피착된다. 재료의 성장 후, 특정 층들로 에칭하고 콘택 금속들을 피착함으로써, 이미터, 베이스 및 컬렉터 콘택들이 형성된다.
집적 회로의 설계 및 제조에 있어서 GaAs 기판의 사용은 바람직한 효과들을 갖는 것이 입증되었다. 예를 들어, GaAs 기판은 예를 들어 전력 증폭기 집적 회로에서 보다 양호한 성능을 달성하는 데 유용하였다. 통상적으로, GaAs 집적 회로는 보다 큰 회로 장치 또는 설계에서 하나의 컴포넌트로서 사용될 것이다. 회로 설계 내에 통합되기 위하여, GaAs 집적 회로는 통상적으로 회로 장치용의 인쇄 회로 보드에 기계적으로, 전기적으로 결합된다. 다른 사례들에서, GaAs 집적 장치는 다른 전자 장치들에 탑재된다.
통상적인 GaAs 집적 회로는 특정 회로 기능을 구현하도록 협력하는 한 세트의 피착된 재료들을 갖는 GaAs 기판을 구비한다. 종종, 회로 측은 와이어 본드 또는 핀 기술을 이용하여 다른 장치 컴포넌트들에 결합된다. GaAs 집적 회로의 콘택 측은 통상적으로 장치의 인쇄 회로 보드 상의 큰 콘택 패드에 접착된다. 보다 구 체적으로, 집적 회로는 도전성 접착제를 이용하여 인쇄 회로 보드 패드에 접착되는 골드 콘택 층을 구비한다. 도전성 접착제는 압력을 받을 때 유동할 것이므로, 콘택이 인쇄 회로 보드 패드에 대해 가압됨에 따라 콘택 아래로부터 소정 양의 도전성 접착제가 빠져나온다. 그의 최종 배열에서, 약 30 내지 40 마이크로미터의 도전성 접착제 층이 골드 콘택과 인쇄 회로 보드 패드 사이에 잔류하며, 추가 양의 도전성 접착제는 콘택 주위의 리플로우 영역에 여분으로 존재하게 된다. 따라서, 이러한 예상되는 리플로우 재료를 수용하기 위해, 인쇄 회로 보드 패드는 GaAs 집적 회로 상의 실제 골드 콘택보다 상당히 크게 제조된다.
GaAs 집적 회로는 통상적으로 그 콘택 측 상에 티타늄 텅스텐(TiW) 층을 갖는 GaAs 기판을 구비한다. 이러한 TiW 층은 약 500 옹스트롬의 두께일 수 있으며, 골드 콘택의 접착을 개선하는 데 유용하다. 골드 콘택 재료 층이 약 5 마이크로미터의 두께로 TiW 상에 피착된다. 종종, GaAs 기판은 기판을 수직으로 통과하는 전기 흐름을 용이하게 하기 위해 기판 내로 또는 기판을 통해 연장하는 비아(via)들을 구비한다. 이러한 비아들은 또한 골드 도전성 재료로 코팅된다. 그러나, 골드는 균일하지 않은 방식으로 피착되어, 벽들 상에 비교적 두꺼운 코팅 및 비교적 얇은 코팅 영역들을 유발한다. 이러한 불균일성은 유해한 전기적 효과를 가질 뿐만 아니라, 과다한 골드 재료를 사용하게 하여, GaAs 집적 회로의 제조 비용을 증가시킨다.
골드 콘택을 위해 그리고 비아들 내에 골드 재료를 피착하기 위해 통상적으로 전기 도금 프로세스가 이용된다. 그러나, 골드의 전기 도금은 통상적으로 약 25%의 듀티 사이클로 행해진다. 이것은 전기 도금조에서 시간당 약 15분 동안만 골드가 피착되고 있음을 의미한다. 이와 같이, 골드 층 재료의 피착은 시간 소모적이고, 비교적 비효율적인 프로세스이다. 또한, 골드는 비싼 재료여서, GaAs 집적 회로 제품의 가격을 증가시킨다. 마지막으로, 골드는 솔더에서 비교적 높은 용해율을 가지며, 따라서 장치의 인쇄 회로 보드의 패드에 솔더링될 수 없다. 대신에, 골드 콘택을 인쇄 회로 보드 패드에 접착하기 위해 통상적으로 도전성 접착제가 사용된다. 도전성 접착제의 사용은 추가 제조 단계를 필요로 하며, 또한 접착제 오버플로우를 수용하기 위해 보다 큰 패드의 사용을 필요로 한다. 그러나, 이러한 바람직하지 않은 특징들을 가짐에도, 골드는 계속 GaAs 집적 회로 상의 콘택층에 사용되는 표준 금속이다.
실리콘 기반 기술들과 같은 다른 집적 회로 기술들은 그의 콘택층을 위해 구리를 사용한다. 구리는 우수한 도전성을 갖고, 보다 균일하게 피착될 수 있으며, 덜 비싼 재료이다. 또한, 구리는 솔더에서 충분히 낮은 용해율을 가지며, 따라서 집적 회로 장치가 그의 인쇄 회로 보드 패드에 솔더링되는 것을 가능하게 한다. 그러나, 구리는 쉽게 산화되어, 전기적, 기계적 특성이 저하된다. 따라서, 구리는 실리콘 프로세스에서 사용될 때 이러한 산화 효과를 피하기 위해 두꺼운 층으로 피착되고 폴리싱되며, 실리콘 질화물과 같은 절연 재료로 캡핑된다.
구리가 실리콘 웨이퍼 기술에서 성공적으로 이용되어 왔지만, 구리는 GaAs 집적 회로 장치에서는 성공적으로 이용되지 못하였다. 구리는 고온에서 매우 얇은 TiW를 쉽게 통과하여 GaAs 기판 내로 확산할 수 있다. 이러한 확산은 GaAs 기반 장치의 전기적 특성을 크게 저하시켜, GaAs 집적 회로가 고장나거나 부적절하게 기능하게 한다. 따라서, 구리의 사용은 GaAs 집적 회로의 파괴 또는 동작 불능을 초래한다. 또한, 구리는 쉽게 산화되며, 따라서 소정의 보호 없이는, GaAs 집적 회로를 지원하기 위해 콘택 재료로서 사용하기 어렵다.
GaAs 집적 회로 기술의 바람직함으로 인해, 보다 적은 공간을 소비하고, 보다 효율적으로 제조되며, 덜 비싼 컴포넌트 재료를 사용하는 GaAs 집적 회로에 대한 필요가 존재한다.
<발명의 요약>
요컨대, 본 발명은 GaAs 집적 회로 장치를 제공한다. GaAs 회로 장치는 타겟 장치의 패드와의 전기적 접지 콘택을 형성하기 위한 구리 콘택층을 갖춘 GaAs 기판을 구비한다. 구리가 GaAs 장치에 악영향을 미치는 것으로 알려져 있지만, 구리 콘택층은 장벽 층을 이용하여 GaAs 기판으로부터 격리된다. 장벽 층은 예를 들어 니켈 바나듐(NiV) 층일 수 있다. 이러한 NiV 장벽은 구리 콘택층의 확산 효과로부터 GaAs 기판을 보호한다. 산화 효과를 줄이기 위해 유기 솔더 보호막이 노출된 구리를 코팅할 수 있다. 소정의 사례들에서는, 구리 콘택 층을 피착하기 전에 GaAs 기판 상에 골드 또는 구리 시드 층이 피착될 수 있다.
이롭게도, 개시되는 GaAs 집적 회로는 타겟 장치의 패드에 대한 그의 금속 콘택을 형성하기 위해 주로 구리 금속을 사용한다. 구리는 골드보다 덜 비싸므로, 더 비용 효과적인 장치가 제조될 수 있다. 또한, GaAs 집적 회로는 구리 콘택 층을 가지므로, 이 집적 회로는 타겟 패드에 솔더링될 수 있다. 솔더링은 많은 바람 직한 이익을 제공한다. 예를 들어, 종래의 GaAs 집적 회로는 인쇄 회로 보드에 접착하기 위해 도전성 접착제를 사용하였고, 따라서 패드 크기는 도전성 접착제의 상당한 오버플로우를 수용하기 위해 지나치게 커야 했다. 솔더는 오버플로우가 제한되거나 없으므로, 타겟 패드는 콘택층의 크기에 맞는 크기를 가질 수 있으며, 추가적인 오버플로우 공간을 제공할 필요가 없다. 이와 같이, 타겟 패드의 크기는 종래의 설계에서보다 훨씬 더 작아질 수 있다. 이러한 공간 절감은 매우 극적이어서, 예를 들어 전체 패드 크기가 약 40% 절감된다.
솔더의 다른 이익으로서, GaAs 집적 회로는 다른 솔더링 가능한 전자 부품들과 동일한 제조 단계에서 타겟 장치에 탑재될 수 있다. 이와 같이, 타겟 장치의 제조는 다른 부품들의 부착과 별개로 GaAs 집적 회로를 접착하는 추가 단계를 피할 수 있다. 또한, 솔더링은 GaAs 집적 회로에서 타겟 패드로의 추가적인 열 전달을 제공할 수 있다. 이와 같이, GaAs 집적 회로에 의해 발생하는 많은 열이 집적 회로에서 타겟 장치의 히트 싱크 영역으로 보다 효율적이고 효과적으로 이동할 수 있다.
본 발명은 아래의 도면들을 참조하여 보다 양호하게 이해될 수 있다. 도면들 내의 컴포넌트들은 반드시 축척으로 그려진 것은 아니며, 대신에 본 발명의 원리들을 명확히 나타낼 때 강조가 주어진다. 더욱이, 도면들에서, 동일한 참조 번호들은 상이한 도면들 전반에서 대응 부분들을 지시한다. 소정의 컴포넌트들 및 상세들은 본 발명을 보다 명확히 기술하는 것을 돕기 위해 도면들에 도시되지 않을 수 도 있다는 것도 이해할 것이다.
도 1은 본 발명에 따른 GaAs 집적 회로 장치의 블록도.
도 2는 본 발명에 따른 GaAs 집적 회로 장치의 블록도.
도 3은 본 발명에 따른 GaAs 집적 회로 장치의 비아 섹션의 단면도.
도 4는 본 발명에 따른 GaAs 집적 회로 장치의 비아 섹션의 평면도.
도 5는 본 발명에 따른 GaAs 집적 회로 장치를 제조하기 위한 방법의 흐름도.
도 6은 본 발명에 따른 GaAs 집적 회로 장치를 사용하기 위한 방법의 흐름도.
도 7은 본 발명에 따른 GaAs 집적 회로 장치의 비아 섹션의 단면도.
도 8은 본 발명에 따른 GaAs 집적 회로 장치의 비아 섹션의 평면도.
도 9는 본 발명에 따른 GaAs 집적 회로 장치의 블록도.
이제, 도 1을 참조하면, GaAs 집적 회로 장치가 전력 증폭기 트랜지스터(10))의 형태로 도시되어 있다. GaAs 집적 회로 장치가 전력 증폭기 트랜지스터(10)와 관련하여 설명되지만, 많은 다른 유용한 GaAs 집적 회로 장치가 제조될 수 있음을 이해할 것이다. 전력 증폭기 트랜지스터(10)는 예를 들어 증폭기 시스템의 전력 스테이지일 수 있다. 한 가지 용도에서, 전력 증폭기 트랜지스터(10)는 무선 송신 장치의 최종 스테이지 증폭기로서 동작한다. 전력 증폭기 트랜지스터(10)가 무선 장치에서의 사용과 관련하여 설명되지만, 전력 증폭기 트랜지스터(10)는 많은 다른 용도를 가질 수 있다는 것을 이해할 것이다. 예를 들어, 많은 전자 장치, 모듈, 및 회로는 제한된 공간에서의 고품질의 전력 증폭을 필요로 한다.
회로 장치(10)는 인쇄 회로 보드(12)에 부착된 GaAs 집적 회로(11)를 갖는다. GaAs 집적 회로(11)와 협동하여 회로 장치(10)를 형성하는 다른 전자 컴포넌트들이 인쇄 회로 보드(12)에 결합될 수 있다. 일례로, 집적 회로(11)는 GaAs 전력 트랜지스터이고, 회로 장치(10)는 무선 장치의 일부이다. 다른 타입의 GaAs 집적 회로가 사용될 수 있으며, 많은 다른 타입의 회로 장치가 구성될 수 있음을 이해할 것이다. GaAs 집적 회로(11)는 집적 회로 패턴이 형성되어 있는 GaAs 기판(14)을 갖는다. 집적 회로의 설계 및 제조는 공지되어 있으며, 따라서 상세히 설명되지 않는다. GaAs 기판(14)은 GaAs 기판(14)을 통한 전기적 접속을 가능하게 하는 비아들(25)과 같은 비아들을 구비할 수 있다. GaAs 기판(14)은 패드(16)와의 전기적 접지 접속을 형성하기 위한 구리 콘택 층(21)을 구비하며, 인쇄 회로 보드(12) 상에 탑재 또는 배열된다. 구리 콘택 층(21)을 인쇄 회로 보드 패드(16)에 확실하게 기계적으로 부착하기 위해 얇은 솔더(18) 층이 사용된다. 솔더(18)는 또한 효율적인 전도체이며, 따라서 전기적 접속 또한 용이하게 한다. 구리가 GaAs 장치에 악영향을 미치는 것으로 알려져 있지만, 구리 콘택 층(21)은 장벽(23)을 이용하여 GaAs 기판(14)으로부터 격리된다. 장벽(23)은 예를 들어 비교적 얇은 NiV 층일 수 있다. 이러한 NiV 장벽(23)은 구리 콘택 층(21)의 확산 효과로부터 GaAs 기판(14)을 보호한다. 다른 장벽 층 재료들이 사용될 수 있음을 이해할 것이다.
이롭게도, GaAs 집적 회로(11)는 인쇄 회로 보드(12)에 대한 그의 금속 콘택을 형성하기 위해 주로 구리 금속을 사용한다. 그러나, 구리 콘택 층(21)과 장벽 층(23) 간의 전기적 접속을 용이하게 하기 위한 시드 층을 제공하는 것과 같은 제한된 목적을 위해 골드와 같은 다른 타입의 금속들이 사용될 수 있다는 것을 이해할 것이다. GaAs 집적 회로(11)는 구리 콘택 층을 가지므로, 집적 회로(11)는 이롭게도 패드(16)에 솔더링될 수 있다. 솔더링은 많은 바람직한 이익을 제공할 수 있다. 예를 들어, 종래의 GaAs 집적 회로는 인쇄 회로 보드에 접착하기 위해 도전성 접착제를 사용하였고, 따라서 패드 크기는 도전성 접착제의 상당한 오버플로우를 수용하기 위해 지나치게 커야 했다. 솔더는 오버플로우가 제한되거나 없으므로, 패드(16)는 콘택층(21)의 크기에 맞는 크기를 가질 수 있으며, 추가적인 오버플로우 공간을 제공할 필요가 없다. 이와 같이, 패드(16)의 크기는 종래의 설계에서보다 훨씬 더 작아질 수 있다. 이러한 공간 절감은 매우 극적이어서, 예를 들어 전체 패드 크기가 약 40% 절감된다.
솔더의 다른 이익으로서, GaAs 집적 회로(11)는 다른 솔더링 가능한 전자 부품들과 동일한 제조 단계에서 인쇄 회로 보드(12)에 탑재될 수 있다. 이와 같이, 인쇄 회로 보드의 제조는 다른 부품들의 부착과 별개로 GaAs 집적 회로를 접착하는 추가 단계를 피할 수 있다. 마지막 이익으로서, 솔더(18)는 GaAs 집적 회로(11)에서 패드(16)로의 추가적인 열 전달을 제공할 수 있다. 이와 같이, GaAs 집적 회로에 의해 발생하는 많은 열이 집적 회로에서 인쇄 회로 보드(12)로 보다 효율적이고 효과적으로 이동할 수 있다. 이것은 인쇄 회로 보드 상에서의 추가적인 히트 싱크 구조들의 사용을 용이하게 하여, 집적 회로(11)의 훨씬 더 낮은 온도에서의 동작을 가능하게 한다.
골드 콘택 대신에 구리 콘택을 사용하는 것은 GaAs 집적 회로(11)의 전체적인 금속화(metallization) 비용을 줄이는 것은 물론, 콘택 금속의 보다 균일한 피착을 제공한다. 이러한 보다 균일한 피착은 구리의 우수한 전도 특성과 결합하여 GaAs 집적 회로(11)의 우수한 전기적 특성을 가능하게 한다.
이제, 도 2를 참조하면, GaAs 집적 회로의 확대 부분이 도시되어 있다. 확대 부분(50)은 회로 측(51)과 콘택 측(52)을 가진 GaAs 기판(54)을 도시하고 있다. 통상적으로, 다른 인쇄 회로 보드 컴포넌트들을 회로 측(51)에 결합하기 위해 와이어 본딩 또는 다른 콘택 방법들이 사용될 수 있고, 콘택 측(52)은 GaAs 장치를 접지하거나, 아니면 인쇄 회로 보드 또는 다른 회로 컴포넌트에 접속하는 데 사용된다. GaAs 기판(54)은 그의 콘택 측(52)에 배치된 비교적 얇은 장벽(63)을 갖는다. 장벽(63)은 예를 들어 약 800 옹스트롬 두께의 NiV 장벽일 수 있다. 응용 고유의 요건 및 사용되는 특정 재료에 따라 다른 두께가 사용될 수 있음을 이해할 것이다. 예를 들어, 다른 두께가 대안으로 사용될 수 있지만, 약 500 내지 약 2000 옹스트롬의 범위 내의 두께가 효과적인 것으로 밝혀졌다. NiV 장벽(63)은 스퍼터링으로서 일반적으로 알려진 물리 기상 증착 프로세스 또는 다른 공지 프로세스를 이용하여 배치될 수 있다.
장벽 층(63) 상에는 금속 시드 층(62)이 배치된다. 금속 시드 층(62)은 소정의 구성들에서는 옵션일 수 있지만, 콘택 층의 향상된 전기적 또는 기계적 접속을 돕는 데 유용할 수 있다. 일례로, 금속 시드 층(62)은 약 700 옹스트롬 두께의 골드 금속 층일 수 있다. 다른 예에서, 금속 시드 층(62)은 약 700 옹스트롬 두께의 구리 층일 수 있다. 응용 고유의 요건 및 사용되는 특정 재료에 따라 다른 두께가 사용될 수 있음을 이해할 것이다. 예를 들어, 다른 두께가 대안으로 사용될 수 있지만, 약 500 내지 약 2000 옹스트롬 범위 내의 두께가 효과적인 것으로 밝혀졌다. 구리는 쉽게 산화되므로, 구리가 시드층으로 사용되는 경우에는 추가적인 주의가 필요하다. 예를 들어, 산화 증가를 피하기 위해 즉시 다음 단계로 처리가 이동되거나, 산화를 방지하기 위해 산소가 제거된 분위기에서 프로세스가 수행되어야 한다. 다른 예에서, 구리가 산화되기에 충분한 시간을 가진 경우, 구리 시드 층은 구리 콘택 층을 피착하기 전에 예를 들어 화학 프로세스를 이용하여 활성화되어야 한다. 구리를 사용할 때 이러한 추가적인 단계들로 인해, 골드 층이 시드 층으로서 사용될 수도 있다. 골드는 일반적으로 산화되지 않으므로, 시드 층은 향상된 접속을 용이하게 할 뿐만 아니라, 시드가 형성된 기판이 산화의 위험 없이 추가 처리를 기다릴 수 있게 한다. 다른 시드 층 재료들이 사용될 수 있음을 이해할 것이다.
시드 층(62) 상에는 구리 콘택 층(61)이 피착된다. 구리 층(61)은 전기 도금 프로세스를 이용하여 피착될 수 있으며, 약 6 마이크로미터의 두께로 피착될 수 있다. 응용 요건에 따라 다른 두께가 사용될 수 있음을 이해할 것이다. 예를 들어, 다른 두께가 대안으로 사용될 수 있지만, 약 1 내지 약 40 마이크로미터 범위의 두께가 효과적인 것으로 밝혀졌다. 이롭게도, 구리는 전기 도금 프로세스 동안 100%의 듀티 사이클로 전기 도금될 수 있다. 역 펄스 도금 및 정상 펄스 도금과 같은 프로세스를 포함하는 다른 듀티 사이클들, 예를 들어 50%가 사용될 수 있음을 이해할 것이다. 이와 달리, 골드 전기 도금 프로세스는 통상적으로 단지 약 25% 듀티 사이클로 동작한다. 이와 같이, 6 마이크로미터 구리 층은 골드 금속 층보다 훨씬 빠르게 피착될 수 있다. 구리가 전기 도금될 때, 구리는 또한 비아들(65)의 벽들(66) 위에 코팅되거나 적층될 수 있다. 또한, 비아(65)의 상부 개구는 전기적 콘택 접속을 제공하기 위해 채워질 수 있다. 구리의 보다 균일한 적층 특성으로 인해, 구리는 비아들 내에 보다 균일한 콘택 층을 피착할 것이다.
구리가 전기 도금된 후, 산화 효과를 줄이기 위해 구리 위에는 보호 층(67)이 피착된다. 일례로, 보호층(67)은 유기 솔더 보호막(OSP)이다. OSP는 전해조(bath) 프로세스를 이용하여 피착되거나, 다른 공지 프로세스들이 이용될 수 있다. 이롭게도, GaAs 집적 회로(50)는 그의 금속 콘택 층으로서 구리를 사용하므로, 재료 비용 절감은 물론, 이로운 솔더링 프로세스의 이용을 가능하게 한다. OSP는 약 700 옹스트롬의 두께로 피착될 수 있다. 응용 고유의 요건 및 사용되는 특정 재료에 따라 다른 두께가 사용될 수 있음을 이해할 것이다. 예를 들어, 다른 두께가 대안으로 사용될 수 있지만, 약 100 내지 약 900 옹스트롬 범위 내의 두께가 효과적인 것으로 밝혀졌다.
이제, 도 3을 참조하면, 비아의 확대 부분(100)이 도시되어 있다. 부분(100)은 GaAs 기판(102)을 통해 연장하는 비아(113)를 갖는다. 구리 콘택으로부터의 확산 효과로부터 GaAs를 보호하기 위해 GaAs 기판(102)의 콘택 측 상에는 장벽 층(104)이 스퍼터링되었다. 장벽(104)은 GaAs 기판(102)의 콘택 측은 물론, 비아(113) 내측의 비아 벽들 상에도 피착되었을 것이다. 구리 또는 골드일 수 있는 시드 층이 장벽 층(104) 상에 피착되었다. 장벽 층(104)은 약 800 옹스트롬으로 비교적 두껍게 피착되었을 수 있으며, 시드 층은 약 700 옹스트롬으로 다소 얇게 피착되었을 수 있다. 장벽 층의 두께는 시드 층에 사용되는 두께 및 재료에 따라 조정될 수 있음을 이해할 것이다. 일례로, 장벽 층(104)은 NiV로 선택된다.
구리 콘택 층(106)이 전기 도금 프로세스에 의해 GaAs 기판(102) 상에 피착된다. 구리는 6 마이크로미터와 같은 비교적 균일한 두께로 피착된다. 다른 두께가 사용될 수 있음을 이해할 것이다. 비아(113)의 크기에 따라, 구리는 단순히 벽들을 코팅하거나, 비아를 실질적으로 채울 수 있다. 보다 빠른 제조를 돕기 위해, 통상적으로 6 마이크로미터 코팅(106)은 비아(113) 내에 중심 개구를 남기면서, 충분한 전도를 제공한다. 구리 콘택 층이 피착된 후, 노출된 구리 부분들 상에 보호 OSP 층(108)이 피착된다. 일례로, OSP는 전해조 또는 워시 프로세스(wash process)를 이용하여 피착된다. 이어서, GaAs 집적회로는 솔더링 프로세스에 의해 인쇄 회로 보드에 부착될 수 있으며, 이어서 인쇄 회로 보드 상의 회로에 와이어 본딩 또는 접속될 수 있다.
이제, 도 4를 참조하면, 비아의 확대 평면도(101)가 도시되어 있다. 비아(113)는 GaAs 기판(102) 내의 마이크로 비아 또는 관통 비아(through via)이다. 장벽 층(104)이 GaAs 기판(102)과 구리 콘택(106) 사이에 피착된다. 장벽(104)은 구리의 확산 효과를 방지한다. 도 4에는 도시되지 않았지만, 구리 층(106)은 콘택 층(106)과 장벽 층 레벨(104) 사이에 배열된 시드 층(109)을 가질 수도 있음을 이해할 것이다. 산화로부터 구리를 보호하기 위해 보호 층(108)이 콘택 층(106) 및 다른 노출된 구리 부분들 상에 피착된다. 구리 콘택(106)은 GaAs 집적 회로 장치의 표면 상의 콘택(115)에도 접속된다. 콘택(115)은 인쇄 회로 보드에 접속될 수 있는 트레이스 또는 패드일 수 있다. 다른 콘택들이 구리 콘택(106)에 대해 형성될 수 있음을 이해할 것이다.
이제, 도 5를 참조하면, GaAs 집적회로 장치를 제조하기 위한 방법이 도시되어 있다. 방법(150)은 블록 152에 도시된 바와 같이 회로 측 및 인쇄 회로 보드 콘택 측을 갖는 GaAs 기판을 구비한다. 블록 154에 도시된 바와 같이, GaAs 기판 상의 콘택 측 상에 장벽층이 피착된다. 일례로, 장벽 층은 약 800 옹스트롬의 두께로 배치된 NiV 층이다. NiV는 물리 기상 증착 프로세스 또는 다른 공지된 피착 프로세스를 이용하여 피착될 수 있다. NiV는 GaAs와 후에 피착되는 구리 콘택 사이에 효과적인 확산 장벽을 제공한다. 구리는 GaAs 상에서 바람직하지 않은 확산 효과를 갖는 것으로 알려져 있으므로, NiV는 비교적 두꺼운 층으로서 피착된다. 이 층의 두께는 응용 요건에 따라 조정될 수 있음을 이해할 것이다. 예를 들어, 장기적으로 사용되는 장치들은 보다 두꺼운 층을 필요로 할 수 있으며, 이 층은 예를 들어 시드 층에서 사용되는 다른 재료에 따라 조정될 수 있다.
이어서, 블록 156에 도시된 바와 같이, 장벽 층 상에 시드 층이 피착될 수 있다. 시드 층이 항상 필요한 것은 아닐 수 있지만, 시드층은 구리 콘택 층의 보다 양호한 기계적, 전기적 접속을 돕는 것으로 밝혀졌다. 금속 시드 층은 예를 들어 구리층 또는 골드 층일 수 있으며, 물리 기상 증착 프로세스를 이용하여 약 700 옹스트롬의 두께로 피착될 수 있다. 구리가 시드 층으로 사용되는 경우, 구리가 산화된 경우에는 나중에 활성화 프로세스(157)가 수행되는 것이 필요할 수 있다. 그러나, 골드가 사용되는 경우, 골드는 쉽게 산화되지 않으므로, 그러한 활성화 프로세스는 필요하지 않다.
블록 159에 도시된 바와 같이, 존재할 경우, 시드 층 상에 구리 도전층이 피착된다. 구리 층은 연속 DC 전기 도금 프로세스를 이용하여 약 6 마이크로미터의 두께로 피착된다. 다른 타입의 프로세스 및 두께가 이용될 수 있음을 이해할 것이다. 구리는 산소와 잘 반응하므로, 블록 161에 도시된 바와 같이, 구리 상에는 보호 층이 피착된다. 일례로, 대략 하나의 단일층의 OSP 층이 보호층으로서 피착된다. OSP는 전해조 또는 다른 워시 프로세스를 이용하여 피착될 수 있다.
이어서, GaAs 집적회로 장치가 회로 장치 내에 통합될 수 있다. 이롭게도, GaAs 집적 회로 장치는 블록 165에 도시된 바와 같이 장치 또는 인쇄 회로 보드에 솔더링될 수 있다. 솔더링 프로세스를 이용함으로써, 회로 장치의 패드 크기는 도전성 접착제 오버플로우에 대한 추가 패드 공간을 남겨야 할 필요를 없앰으로써 크게 줄여질 수 있다. 패드 크기를 콘택 층에 보다 정확히 맞춤으로써, 상당한 패드 크기 절감이 가능하게 된다. 또한, 솔더링된 층은 통상적으로 30-40 마이크로미터 두께인 비교적 두꺼운 접착 도전층과 달리 예를 들어 약 10 마이크로미터로 비교적 얇을 수 있다. 이것은 수직 방향에서의 공간 절약도 가능하게 한다. 또한, 다른 부품들이 회로 장치에 대해 솔더링될 가능성이 있으므로, GaAs 집적 회로는 다른 부품들과 동일한 프로세스에서 부착될 수 있으며, 따라서 보다 효율적인 제조를 가능하게 한다. 또한, 솔더는 GaAs 집적 회로 장치에서 패드로의 열 방산을 도우며, 이어서 인쇄 회로 보드는 GaAs 집적 회로 장치로부터 열을 제거하도록 구성될 수 있다.
이롭게도, GaAs 집적 회로 장치는 그의 패드 콘택을 형성하기 위해 구리를 사용하는데, 이는 골드 금속을 사용하는 것보다 훨씬 적은 비용이 든다. 또한, 구리는 보다 균일한 층으로 피착되므로, 향상된 전기적 특성 및 열 방산을 돕는다. 마지막으로, 구리 콘택은 솔더링될 수 있으므로, 여러 이로운 결과들이 가능해진다.
이제, 도 6을 참조하면, GaAs 집적 회로를 이용하는 프로세스가 도시되어 있다. 블록 177에 도시된 바와 같이, 프로세스(175)는 구리 콘택을 갖는 GaAs 다이 또는 집적회로 장치를 구비한다. 산화를 방지하기 위해 구리 위에 보호층(178)이 배치되거나, GaAs 다이가 산화를 피하는 방식으로 처리될 수 있다. 예를 들어, 다이는 산소가 제거된 환경에서 처리될 수 있으며, 따라서 산화는 발생하지 않는다. 다른 예에서, 구리가 산화되는 것이 허용되지만, 이어서 추가 처리 전에 화학 또는 물리 프로세스를 이용하여 활성화된다. GaAs 다이는 블록 182에 도시된 바와 같이 회로 장치 내에 통합된다. 이롭게도, 회로 장치는 GaAs 다이 상의 접지 콘택의 크기와 거의 유사하게 크기가 조절된 콘택 패드를 가질 수 있다. 이것은 접착제 오버플로우를 고려하기 위한 과대 크기의 패드에 대한 필요성을 없앤다. 콘택 패드 크기를 접지 콘택 크기와 맞추는 것을 허가함으로써, 회로 장치 상에서 상당한 공간이 절약될 수 있다. 예를 들어, 패드 크기의 축소는 약 40%의 패드 크기 절감으로 이어짐이 밝혀졌다. 특정 크기 절감은 응용 고유 특성에 따라 다르다는 것을 이해할 것이다.
이어서, 블록 184에 도시된 바와 같이, GaAs 다이가 회로 장치의 콘택 패드에 솔더링된다. 블록 185에 도시된 바와 같이, 예를 들어 10 마이크로미터 두께의 얇은 솔더 층이 사용된다. 블록 186에 도시된 바와 같이, GaAs 다이는 다른 전자 부품들의 솔더링 부착과 동일한 프로세스에서 부착될 수 있다. 이와 같이, 보다 효율적인 제조 프로세스가 가능해진다.
이제, 도 7을 참조하면, 또 하나의 확대된 비아가 도시되어 있다. 확대 부분(200)은 비아(213)를 가진 GaAs 기판을 나타낸다. GaAs 기판(202)은 전술한 바와 같이 보호 장벽(204) 및 시드 층(209)을 갖는다. 구리 층(206)은 전기 도금 프로세스의 시간을 늘림으로써 보다 큰 두께로 피착되었다. 전기 도금 프로세스를 연장함으로써, 구리는 비아(213)를 실질적으로 채우도록 피착되었다. 채워진 비아는 GaAs 기판을 통한 우수한 전도를 돕는다. 보호층(208)은 전술한 바와 같이 피착된다.
이제, 도 8을 참조하면, 비아(213)의 평면도가 도시되어 있다. 비아(213)는 견실한 구리 도전층(206), 및 구리와 GaAs 사이에 배치된 장벽층(204)을 갖는다. 구리 콘택(206)은 GaAs 장치 상의 전기 콘택(215)에 결합된다.
이제, 도 9를 참조하면, 또 하나의 GaAs 집적 회로 장치가 도시되어 있다. 소정의 GaAs 집적 회로 장치들은 비아를 사용하지 않고 제조될 수 있다. 예를 들어, 이러한 GaAs 장치는 본 명세서에 참고로 반영된, ___일자로 "GaAs Power Transistor"라는 제목으로 출원된 함께 계류중인 특허 출원 번호 ___에 설명되어 있다. 이러한 GaAs 장치는 그의 회로 측에 2개의 트랜지스터 콘택을 가지며, 제3 트랜지스터 접속이 콘택 층 상에 위치한다. 예를 들어, 일 구성에서, 베이스 및 이미터는 회로 측에 위치하며, 컬렉터는 콘택 측에 위치한다. 이 예에서, 층(261)은 인쇄 회로 보드 또는 다른 회로 장치에 대한 컬렉터 접속을 제공할 것이다. 다른 예에서, 컬렉터 및 베이스는 GaAs 장치의 회로 측에 위치할 수 있으며, 이미터는 콘택 측에 위치할 수 있다. 이 예에서, 이미터와 인쇄 회로 보드 또는 회로 장치 사이에는 콘택이 제공될 것이다.
GaAs 장치(250)는 전술한 바와 같이 NiV(263) 및 금속 시드 층(262)을 갖는 GaAs 기판(254)을 구비한다. 구리 콘택층(261)이 시드 층(262) 상에 배치되고, 산화 효과를 방지하기 위하여 OSP 보호 층이 구리 층 상에 배치된다. GaAs 집적 회로 장치들의 다른 구성들이 이용될 수 있음을 이해할 것이다.
본 발명의 특정의 바람직한 그리고 대안적인 실시예들이 설명되었지만, 전술한 기술의 많은 다양한 변형 및 확장이 본 발명의 가르침을 이용하여 구현될 수 있음을 이해할 것이다. 그러한 모든 변형 및 확장은 첨부된 청구범위의 진정한 사상 및 범위 내에 포함되는 것을 의도한다.
Claims (26)
- GaAs 집적 회로 장치로서,콘택 측면을 갖는 GaAs 기판;상기 GaAs 기판의 콘택 측면에 결합된 구리 콘택 층 - 상기 구리 콘택 층은 인쇄 회로 보드의 표면 상의 타겟 패드에 맞는 크기를 가져서 상기 타겟 패드가 상기 인쇄 회로 보드에 인접한 상기 구리 콘택 층의 표면에 평행한 평면을 따른 상기 구리 콘택 층 너머로의 솔더의 오버플로우를 제한하거나 없도록 함 - ;상기 구리 콘택 층 위에 배치된 유기 솔더 보호막(OSP) 보호 층;상기 구리 콘택 층과 상기 GaAs 기판 사이에 피착된 NiV를 포함하는 장벽 층; 및벽을 가지며 상기 GaAs 기판을 통해 적어도 상기 장벽 층까지 연장하는 비아를 포함하며, 상기 구리 콘택 층은 상기 비아의 상기 벽에 어떠한 층도 개재됨없이 결합되는 GaAs 집적 회로 장치.
- 제1항에 있어서, 상기 장벽 층은 상기 GaAs 기판 상에 있는 GaAs 집적 회로 장치.
- 제1항에 있어서, 상기 NiV는 500 옹스트롬 내지 2000 옹스트롬의 두께를 갖는 GaAs 집적 회로 장치.
- 제1항에 있어서, 시드 층은 상기 장벽 층과 상기 구리 콘택 층 사이에 피착된 금속을 포함하는 GaAs 집적 회로 장치.
- 제4항에 있어서, 상기 시드 층은 구리를 포함하는 GaAs 집적 회로 장치.
- 제4항에 있어서, 상기 시드 층은 골드(gold)를 포함하는 GaAs 집적 회로 장치.
- 제4항에 있어서, 상기 시드 층은 500 옹스트롬 내지 2000 옹스트롬의 두께를 갖는 GaAs 집적 회로 장치.
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- 제1항에 있어서, 상기 구리 콘택 층은 상기 비아를 채우는 GaAs 집적 회로 장치.
- 제1항에 있어서, 상기 구리 콘택 층은 1 내지 40 마이크로미터의 두께를 갖는 GaAs 집적 회로 장치.
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- GaAs 전력 증폭기 어셈블리로서,콘택 측면을 갖는 GaAs 기판;상기 콘택 측면 상에 배치된 NiV 장벽 층;벽을 가지며 상기 GaAs 기판을 통해 적어도 상기 NiV 장벽 층까지 연장하는 비아;상기 장벽 층 상에 배치된 구리 또는 골드 시드 층;상기 시드 층 상에 배치된 구리 콘택 층; 및상기 구리 콘택 층 위에 배치된 유기 솔더 보호막(OSP) 보호 층을 포함하며, 상기 구리 콘택 층은 상기 비아의 벽에 결합되며 인쇄 회로 보드의 표면 상의 타겟 패드에 맞는 크기를 가져서 솔더가 상기 구리 콘택 층에 존재할 때 상기 타겟 패드가 상기 인쇄 회로 보드의 주된 표면에 의해 정의되는 평면에서 상기 구리 콘택 층 너머로의 솔더의 오버플로우를 제한하거나 없도록 하는 GaAs 전력 증폭기 어셈블리.
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- 제22항에 있어서, 상기 전력 증폭기 어셈블리는 상기 구리 콘택 층을 통해 열을 방산하도록 구성되는 GaAs 전력 증폭기 어셈블리.
- 제1항에 있어서, 상기 장벽 층은 500 옹스트롬과 2000 옹스트롬 사이의 두께를 갖는 GaAs 집적 회로 장치.
- 제25항에 있어서, 상기 장벽 층은 800 옹스트롬의 두께를 갖는 GaAs 집적 회로 장치.
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JP5346497B2 (ja) * | 2007-06-12 | 2013-11-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP5213884B2 (ja) * | 2010-01-27 | 2013-06-19 | 三菱電機株式会社 | 半導体装置モジュール |
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JP6648535B2 (ja) * | 2016-01-22 | 2020-02-14 | 富士電機株式会社 | 直流電源装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020048889A1 (en) * | 2000-07-10 | 2002-04-25 | Nec Corporation | Method of manufacturing semiconductor device with sidewall metal layers |
US20030015721A1 (en) * | 2001-07-23 | 2003-01-23 | Slater, David B. | Light emitting diodes including modifications for submount bonding and manufacturing methods therefor |
US20050127480A1 (en) * | 2002-11-27 | 2005-06-16 | Freescale Semiconductor, Inc. | Method for manufacturing thin gaas die with copper-back metal structures |
US6982441B2 (en) * | 2001-01-10 | 2006-01-03 | Fujitsu Quantum Devices Limited | Semiconductor device with a super lattice buffer |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6140703A (en) | 1996-08-05 | 2000-10-31 | Motorola, Inc. | Semiconductor metallization structure |
DE19907276C2 (de) * | 1999-02-20 | 2001-12-06 | Bosch Gmbh Robert | Verfahren zur Herstellung einer Lötverbindung zwischen einem elektrischen Bauelement und einem Trägersubstrat |
US6495019B1 (en) | 2000-04-19 | 2002-12-17 | Agere Systems Inc. | Device comprising micromagnetic components for power applications and process for forming device |
US6431432B1 (en) | 2000-06-15 | 2002-08-13 | Lsi Logic Corporation | Method for attaching solderballs by selectively oxidizing traces |
US20020093101A1 (en) | 2000-06-22 | 2002-07-18 | Subramoney Iyer | Method of metallization using a nickel-vanadium layer |
US6492269B1 (en) | 2001-01-08 | 2002-12-10 | Taiwan Semiconductor Manufacturing Company | Methods for edge alignment mark protection during damascene electrochemical plating of copper |
JP2002280842A (ja) * | 2001-03-21 | 2002-09-27 | Hitachi Ltd | 電力増幅器モジュール |
JP2003045875A (ja) * | 2001-07-30 | 2003-02-14 | Nec Kagobutsu Device Kk | 半導体装置およびその製造方法 |
US6914332B2 (en) | 2002-01-25 | 2005-07-05 | Texas Instruments Incorporated | Flip-chip without bumps and polymer for board assembly |
US6614117B1 (en) | 2002-06-04 | 2003-09-02 | Skyworks Solutions, Inc. | Method for metallization of a semiconductor substrate and related structure |
US7330879B2 (en) * | 2003-08-26 | 2008-02-12 | Office24 Co., Ltd. | Printing system and method |
US20050085084A1 (en) | 2003-10-16 | 2005-04-21 | Chang Edward Y. | Method of fabricating copper metallization on backside of gallium arsenide devices |
US7167375B2 (en) | 2004-01-16 | 2007-01-23 | Motorola, Inc. | Populated printed wiring board and method of manufacture |
US7402515B2 (en) * | 2005-06-28 | 2008-07-22 | Intel Corporation | Method of forming through-silicon vias with stress buffer collars and resulting devices |
US7416975B2 (en) * | 2005-09-21 | 2008-08-26 | Novellus Systems, Inc. | Method of forming contact layers on substrates |
US20070210340A1 (en) * | 2006-03-10 | 2007-09-13 | Zampardi Peter J | GaAs power transistor |
US7923842B2 (en) * | 2006-03-16 | 2011-04-12 | Skyworks Solutions, Inc. | GaAs integrated circuit device and method of attaching same |
-
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2011
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020048889A1 (en) * | 2000-07-10 | 2002-04-25 | Nec Corporation | Method of manufacturing semiconductor device with sidewall metal layers |
US6982441B2 (en) * | 2001-01-10 | 2006-01-03 | Fujitsu Quantum Devices Limited | Semiconductor device with a super lattice buffer |
US20030015721A1 (en) * | 2001-07-23 | 2003-01-23 | Slater, David B. | Light emitting diodes including modifications for submount bonding and manufacturing methods therefor |
US20050127480A1 (en) * | 2002-11-27 | 2005-06-16 | Freescale Semiconductor, Inc. | Method for manufacturing thin gaas die with copper-back metal structures |
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