JP2000031365A - 選択的なパラジウムめっきを有するリ―ドフレ―ム - Google Patents

選択的なパラジウムめっきを有するリ―ドフレ―ム

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JP2000031365A
JP2000031365A JP11170835A JP17083599A JP2000031365A JP 2000031365 A JP2000031365 A JP 2000031365A JP 11170835 A JP11170835 A JP 11170835A JP 17083599 A JP17083599 A JP 17083599A JP 2000031365 A JP2000031365 A JP 2000031365A
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JP
Japan
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palladium
lead frame
plating
microinch
solder
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JP11170835A
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English (en)
Inventor
Donald C Abbott
シー アボット ドナルド
R Mole Paul
アール モール ポール
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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Abstract

(57)【要約】 【課題】 半導体デバイスの組立てに使用するためのパ
ラジウム表面を有するリードフレームを提供することで
ある。 【解決手段】 内部リードフレーム部分を１マイクロイ
ンチのパラジウムで、またはんだと接触する外部リード
を３マイクロインチのパラジウム３０６でめっきするこ
とによって、ワイヤーボンディング及びはんだリフロー
の両者とのコンパチビリティ、並びにモールディングコ
ンパウンドへの良好な付着のようなパラジウムめっきリ
ードフレームの望ましい特色を有するリードフレームが
得られる。既存プロセスの独特な組合せに基づいてリー
ドフレームを製造する低費用方法が提供される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、詳述すれば、これらのデバイスの組立体内に使用さ
れるリードフレーム、及びリードフレームをめっきする
方法に関する。
【０００２】
【従来の技術】一般に、集積回路チップは、印刷配線基
板への電気接続を行う一つの手段としてのリードフレー
ムに取付けられる。チップはそのボンディングパッドか
らリードフレームのリードフィンガーまで金ワイヤーに
よって結合され、また環境から保護するために、チップ
はリードフレームの内部部分と共にパッケージ内にカプ
セル封じされる。次いでプラスチックカプセル封じの外
側に残されたリードが、典型的にははんだペーストを使
用して、印刷配線基板表面にはんだ付けされる。
【０００３】リードフレームは、銅、銅合金、または合
金42のような高度に導電性の金属ブランクをスタンピン
グまたはエッチングすることによって、複数のリード
に、及びチップを取付ける領域に形成される。リードフ
レームへのチップの取付け、ワイヤーボンディング、及
びはんだ付けには、特定品質のリードフレーム表面を必
要とする。結合すべき表面には酸化物または他の汚染物
質が存在してはならず、またこの表面は金ワイヤーまた
ははんだのような他の成分との金属相互作用を生じ易い
ものでなければならない。これを達成するために、リー
ドフレーム仕上げの表面仕上げは重要な役割を担ってい
る。
【０００４】裸金属をカバーするために、銅拡散に対す
る障壁として役立たせるために、そしてめっき浴を汚染
から保護するために、スタンプまたはエッチングされた
リ−ドフレームは、典型的にはニッケルの層でめっきさ
れている。
【０００５】ボンディング表面を処理するために、いろ
いろなアプローチが使用されてきている。外部リード間
の銀の移動が短絡回路をもたらすために、リードフレー
ム全体を銀めっきすることは殆ど見られなくなってき
た。内部リードフィンガーをスポット銀めっきすると金
ワイヤーに対してボンド可能な表面が得られ、外部リー
ドはめっきまたははんだ浸漬の何れかによってはんだで
被膜される。この多重ステッププロセスは、費用を付加
する。更に、印刷配線基板へのパッケージのはんだリフ
ロー中に屡々発生する破損は、ボンドフィンガー及びチ
ップパドル上へのスポット銀めっきに伴うリードフレー
ムからのモールディングコンパウンドの剥離が原因であ
ることが分っている。
【０００６】より最近になって、ニッケルを含む層の上
のリードフレーム表面全体を、パラジウムまたはパラジ
ウム合金でめっきするようになってきた。ニッケルは、
銅拡散に対する障壁として作用し、まためっき浴を汚染
から保護するために役立つ。パラジウムめっき仕上げに
より、ボンド可能な表面が得られる。何年にもわたって
大量生産に用いられてきたリードフレームめっき技術
は、以下の層を含んでいる。即ち、ニッケルストライ
ク、ニッケル／パラジウムフラッシュ、厚いニッケルめ
っき、及びパラジウム層である。銅をベースとするリー
ドフレーム上に、銅をカバーし、めっき浴を汚染から保
護するためにニッケルストライクが設けられる。ニッケ
ル／パラジウムフラッシュはパラジウム／銅の対による
電気化学的腐食を防ぎ、厚いニッケルめっきは集積回路
パッケージの組立て中に遭遇する熱の移動による銅の拡
散を防ぐのに役立つ。各層の厚みは、その意図する目的
が達成されるように厳格に指定されている。
【０００７】最後のパラジウムの表面層は、ボンド可能
な表面を与える。パラジウムははんだ内において容易に
可溶性であり、はんだのリフロー中に表面層が犠牲にな
ることは公知である。パラジウムは、集積回路パッケー
ジの組立て中に、その下のニッケルが酸化するのを保護
するように充分な厚みに指定されており、はんだ付けの
可能性が損なわれることはない。典型的には、パラジウ
ムのめっき厚はリードフレームの表面全体にわたって３
乃至10マイクロインチであり、フラッド形の電気めっき
によって付着される。
【０００８】しかしながら、パラジウムめっきした表面
の望ましい特性を全て保持しながら現在のリードフレー
ム及びめっき手順を改善し、簡易化することが要望され
続けている。
【０００９】本願は米国特許第5,104,510号に関連して
おり、本明細書には上記特許が参照として採り入れられ
ている。
【００１０】
【発明の概要】本発明の主目的は、パラジウム表面仕上
げの望ましい特性を全て有してはいるが、従来のシステ
ムでは普通に必要とされている貴金属を浪費しない、パ
ラジウム表面仕上げを有するリードフレームを提供する
ことである。本発明の特色は、プラスチックパッケージ
の外部にあってはんだと接触するリードフレームの部分
が少なくとも３マイクロインチ厚のパラジウムからな
り、ユニットの内部部分がより薄いパラジウムめっき厚
を有していることである。パラジウムからなる上記内部
めっきの厚みは少なくとも１マイクロインチであり、金
ワイヤーとの熱音響（サーモソニック）ボンディングに
とってはこのレベルで充分であることが分っている。外
部めっき厚は現在の技術と異なっていないので、ユーザ
が基板を組立てるプロセスを混乱させる原因にはならな
い。
【００１１】本発明の特色は、上記リードフレームがカ
プセル封じ用モールディングコンパウンドに対して単一
の表面組成を呈すること、及びこの表面がモールディン
グコンパウンドに良好に付着することである。
【００１２】本発明の特色は、リードフレーム仕上げが
パラジウムめっきされた表面だけからなるので、移行領
域における厚みの変動が信頼性または表面の問題に関わ
りを持たないことでもある。典型的にはこれらの変動
は、スポットめっきを用いる場合にマスクされた界面に
おいてめっき溶液が流出することによって発生する。上
記特色により、めっきされたスポットの縁制御（エッジ
コントロール）のための仕様を軽減させることができ
る。
【００１３】本発明のリードフレームは、パラジウムト
ップ表面とベース金属との間の電気化学的電位によりも
たらされるトップ表面の汚染を生ずることなく、銅をベ
ースとする金属、またはその他をベースとする金属と共
に使用可能なパラジウムめっきを提供する。
【００１４】本発明によれば、はんだと接触する外部リ
ード仕上げは、少なくとも３マイクロインチの厚みを有
している。一つの面においては、基板に取付けられる表
面であるパッケージ上のリード仕上げは、はんだと接触
する方の単一の側だけが３マイクロインチのパラジウム
を有している。更に別の面においては、デュアルインラ
イン（ＤＩＰ）パッケージまたはピングリッドアレイ
（ＰＧＡ）のように、スルーホール取付けするように設
計されている半導体パッケージは、全ての側上に少なく
とも３マイクロインチのパラジウムを有している。
【００１５】本発明の別の特色は、リードフレームの表
面全体にわたって１マイクロインチのパラジウムの層が
存在すること、及びダムバー位置から外側のリード上に
付加的な２マイクロインチがスポットめっきされている
ことである。更に別の面においては、外部リードに２マ
イクロインチのパラジウムをスポットめっきした後に、
全リードフレームを１マイクロインチのパラジウムでフ
ラッドめっきする。
【００１６】本発明の他の目的及び長所は、以下の添付
図面に基づく本発明の実施の形態の説明からより一層明
白になるであろう。
【００１７】本発明によれば、基板の組立て中にはんだ
と接触する外部リード上に少なくとも３マイクロインチ
のパラジウムと、カプセル封じ用プラスチックの内部の
リードフレーム上に少なくとも１マイクロインチのパラ
ジウムめっきとを有するリードフレームを製造するため
の低費用方法も提供される。本方法は、銅、銅合金、ま
たはどのような他のベース材料のリードフレームにも適
用可能である。以下に、リードフレームが連続ストリッ
プで処理され、本明細書に参照として採り入れられてい
る前記米国特許第5,104,510号に開示されているスポッ
トめっき用機器を使用している好ましい実施の形態に関
連して説明する。
【００１８】開示するリードフレームデバイスを形成す
る好ましい方法は、連続する金属ストリップをパンチン
グまたはエッチングして、複数のリード及びダイ取付け
用中心位置を有する一連のフレームに形成するステップ
を含んでいる。一連の浴において、リードフレームスト
リップは清浄化されて汚染物質が除去され、酸浸漬によ
って表面活性化され、そしてめっき浴の汚染を防ぐため
に表面がニッケルストライクめっきされる。次に、Ｐｄ
／Ｃｕ対による電気化学的腐食を防ぐためにＮｉＰｄフ
ラッシュをめっきするステップと、熱的に駆動される銅
の拡散を防ぐために厚いニッケル層をめっきするステッ
プと、全表面を１マイクロインチのパラジウムでフラッ
ドめっきするステップとが後続する。連続リードフレー
ムストリップは、めっきシステム輪組立体のめっき輪組
立体を通過させられ、スパージャーシャフト内の流体通
路を通して外部リード上に少なくとも２マイクロインチ
のパラジウムが電気めっきされる。
【００１９】本発明のリードフレームの製造方法を好ま
しい実施の形態に関して説明したが、本発明の範囲を上
述した特定の形状に限定する意図はなく、代替、変更、
及び同等は本発明の思想及び範囲内に含まれることを意
図するものである。
【００２０】添付図面は本明細書の一部をなすものであ
り、さまざまな形状で実施することができる本発明の例
示に過ぎない。若干の場合には、本発明を理解し易くす
るために、本発明の面を誇張または拡大して示す。
【００２１】
【実施の形態】図１に、複数のリード及びダイパドル１
０２を有する典型的なリードフレーム設計１００を示
す。集積回路チップはダイパドル１０２上に配置され、
典型的には伝導性の接着剤によって付着される。ダイパ
ドル１０２は、タイバー１１２によってリードフレーム
支持ストラップ１０７に接続されている。集積回路パッ
ケージ内部のリードフィンガー１０３はリードフレーム
の中央部分に近寄るように設計されており、これらのフ
ィンガーのチップはチップボンディングパッドからのボ
ンドが接続される領域である。
【００２２】外部リード１０５は等間隔にされており、
カプセル封じされた集積回路パッケージを印刷配線基板
に取付けるために使用される標準設計を有している。外
部リードは、リードフレーム及び集積回路パッケージの
処理中に、輸送のために使用されるキャリヤストリップ
１０４に接続されている。キャリヤストリップは、スト
リップの形状で遂行されるパッケージの全ての処理が完
了した後に点１１４において切断される。内部及び外部
リードの接合点はダムバー１０６であり、その内縁に沿
ってモールドされたパッケージが破線１３０によって画
されている領域内に形成されるようになっている。ダム
バー１０６及び支持ストラップ１０７は、トリム及びフ
ォームと呼ばれる動作におけるパッケージの組立てが完
了した後に取除かれる。
【００２３】本発明によれば、そして図２に示すよう
に、上記リードフレーム１００の最も外側の表面はパラ
ジウムからなる。ダイパドル２０２及び内部リードフィ
ンガー２０３を含むカプセル封じされたパッケージ２３
０の内部のリードフレーム上のパラジウム層の厚みは少
なくとも１マイクロインチであり、１乃至５マイクロイ
ンチの範囲である。パッケージの外部のリード上のパラ
ジウム層の厚みは少なくとも３マイクロインチであり、
３乃至10マイクロインチの範囲である。図２に示すよう
に、集積回路チップ２４０はダイパドル２０２に取付け
られ、チップはワイヤーボンド２５０によって内部リー
ドフィンガー２０３に接続され、そして組立体はプラス
チックパッケージ２３０内にカプセル封じされる。本発
明によれば、リードがカプセル封じから出る個所におい
てパラジウム層２０１の厚みが少なくとも３マイクロイ
ンチに増加される。
【００２４】好ましい実施の形態のめっき組成を更に詳
細に説明するために、図３a及び３ｂに上記リードフレ
ームのめっきされた層を示す。ベースとなる金属リード
フレーム３１０は0.006乃至0.010インチ厚の範囲の銅か
らなり、ニッケルストライク３０１、パラジウム／ニッ
ケルのフラッシュ層３０２、より厚くニッケルめっきさ
れた層３０３、及びフラッドめっきされたパラジウムか
らなる層３０５の被膜を有している。図３ｂは外部リー
ド１０２のめっき層を示しており、少なくとも３マイク
ロインチのめっき層を得るように付加的なパラジウムの
層３０６が存在している。
【００２５】図４ａに示す集積回路パッケージ設計は、
印刷回路基板４１０上にスルーホール取付けされるデバ
イスを表しており、従って外部リードの全ての側がはん
だ４２０と接触する。本発明の特色は、これらのリード
が、はんだと接触するリード上に合計で少なくとも３マ
イクロインチに達するパラジウム層３０５及び３０６を
有していることである。図４ｂはガルウィングパッケー
ジを、また図４ｃはｊウィングパッケージを示してお
り、両パッケージは印刷配線基板４１０上に表面マウン
トされるようになっている。ガルウィング形態では外部
リードの底側４２５だけがはんだ４２０と接触し、一方
ｊリードパッケージではリードの上側がはんだと接触す
る。表面マウントパッケージは、はんだと接触する領域
だけが厚めのパラジウム、即ち層３０５及び３０６でよ
いので、リードのはんだと接触する側、即ちガルウィン
グの場合には底側だけが、またｊリードパッケージの場
合には上側だけが３マイクロインチのパラジウムを有し
ている。はんだと接触しない側、即ち層３０５は、パラ
ジウムは１マイクロインチだけでよい。
【００２６】ボンディング表面上のパラジウムめっき厚
の重要性を更に説明すると、金のワイヤーボンディング
の場合には１マイクロインチのパラジウムで充分である
ことが大量生産において立証されている。プラスチック
のデュアルインラインパッケージはワイヤーボンディン
グ及びカプセル封じを通して組立てられる。リードフレ
ームは１マイクロインチのパラジウムで均一に被膜され
ており、その後に外部リードがはんだ浸漬される。ワイ
ヤーボンディングの場合、清浄で滑らかな表面仕上げ
と、金とコンパチブルな材料とが必要であり、厚いニッ
ケルめっき上の１マイクロインチのパラジウムがこの表
面を提供する。
【００２７】パラジウムははんだ内で高度に可溶性であ
り、基板に取付けるためのはんだ付け中に犠牲になる
が、リードフレーム上に３マイクロインチのパラジウム
層を設ければ、はんだ付け可能な表面が得られることが
分った。集積回路パッケージの組立て中の処理ステップ
は加熱を含み、若干のニッケルがパラジウム内へ拡散す
る。ニッケルが酸化するのを防ぐために（何故ならば、
ニッケル酸化物ははんだ付け不能であるから）パラジウ
ムは充分な厚みにする必要がある。大量生産から、３マ
イクロインチのパラジウムで充分な厚みが得られること
が分った。
【００２８】更に、本発明によれば、モールディング成
分に良好に付着するパラジウムだけからなるリードフレ
ーム表面が提供される。これに対して、異なる組成のリ
ードフレーム表面、特定的にはニッケル上のスポット銀
は、表面マウントのような処理条件の下でモールディン
グコンパウンドから容易に剥離することが知られてい
る。
【００２９】本発明の更なる特色は、パラジウム上にパ
ラジウムをスポットめっきすると均一な材料組成が得ら
れ、スポット縁界面における流出から生ずるような厚み
の非均一性は、付着または表面的な面からは受容できる
ものであり、そのことがスポットの配置に関する仕様を
軽減する。
【００３０】今度は、選択された位置に厚みの異なるパ
ラジウムを有するリードフレームを製造する方法を説明
する。大量生産に向いている信頼できる、柔軟な、低費
用プロセスが、本発明の好ましい実施の形態として提供
される。本プロセスは、既存技術の独特な組合せを使用
してストリップフォーマットでリードフレームを製造す
る方法を提供する。銅からなる金属ストリップは、エッ
チングまたはスタンピングによって、複数のリードフィ
ンガー及び１つのダイパドルを有し、キャリヤストリッ
プによって保持され、連結されている一連のリードフレ
ームに形成される。形成されたストリップは、以下の製
造プロセスを通して輸送される。即ち、油及び塵埃を除
去するための清浄化プロセスと、酸化物を除去し、表面
を還元するために酸浸漬による表面活性化プロセスと、
銅をカバーし、めっき浴を汚染から保護する極めて薄い
ニッケルフラッシュをめっきするプロセスとである。連
続ストリップは、パラジウム／ニッケルの薄いフラッシ
ュを形成させるために、次いでニッケルの薄い層、及び
少なくとも１マイクロインチの厚みにフラッドめっきさ
れたパラジウムの層を形成させるために一連のフラッド
めっき浴に曝される。次いでストリップは、スポットめ
っき組立体を通して、流体通路を有する静止スパージャ
ーシャフト上のめっきシステム輪組立体を使用して処理
される。このシステムの詳細に関しては、本明細書に参
照として採り入れられている前記米国特許第5,104,510
号に開示されている。めっき輪開口は、外部リードをめ
っき溶液に曝すように設計されており、速度、流体圧、
及び電流は外部リード上に少なくとも３マイクロインチ
の増加した厚みのパラジウムが得られるように制御され
る。
【００３１】両側に３マイクロインチのパラジウムを必
要とするデバイスでは、露出パターンを反転し、スポッ
トめっき組立体の２回目の曝露を行う。めっきしたリー
ドフレームを切断し、オフセットさせて製造プロセスを
完了する。
【００３２】ゴムマスキングのような代替スポットめっ
き技術をこのリードフレーム製造に適用することは可能
であるが、この低費用アプローチは重要な利点を有して
いる。極めて高い速度及びスループットが達成され、更
に、表面めっき材料組成が均一である(即ち、パラジウ
ム上のパラジウム）ので高度に正確なスポット縁配置は
必要とせず、従ってスポット縁の設計に±0.010インチ
の範囲内の軽減された仕様が使用されることが本発明の
特色である。組成が均一であるので、リードフレームの
裏側への流出をバックストリッピングする必要はない。
【００３３】要約すれば、リードフレームの内部部分を
１マイクロインチのパラジウムでめっきし、はんだと接
触する外部リードを３マイクロインチのパラジウムでめ
っきすることによって、ワイヤーボンディング及びはん
だリフローの両方とのコンパチビリティ、並びにモール
ディングコンパウンドへの良好な付着性のようなパラジ
ウムめっきリードフレームの望ましい特色を有するリー
ドフレームが得られる。既存プロセスの独特な組合せに
基づくリードフレームの低費用製造方法が提供される。
【００３４】以上の記載に関連して、以下の各項を開示
する。 （１） ダイパドル及び複数のリードを有するリードフ
レームにおいて、上記リードフレームは半導体デバイス
をカプセル封じする前に表面被膜を有し、上記リードは
プラスチックパッケージの内部である部分と、上記カプ
セル封じの外部の部分とを有し、上記リードフレーム
は、 ａ）上記内部リード及びダイパドル上の少なくとも１マ
イクロインチのパラジウムからなる被膜と、 ｂ）相互接続の次のレベルへの組立て中にはんだと接触
する外部リード上の少なくとも３マイクロインチのパラ
ジウムからなる被膜と、を備えていることを特徴とする
リードフレーム。 （２） 上記表面被膜は、モールディングコンパウンド
への良好な付着を呈する上記（１）項に記載のデバイ
ス。 （３） 上記厚めの被膜の縁配置は、設計位置の±0.01
インチの範囲内にある上記（１）項に記載のデバイス。 （４） 上記少なくとも１マイクロインチのパラジウム
からなる被膜は上記リードフレーム全体をカバーし、上
記被膜に付加された上記少なくとも３マイクロインチの
パラジウムの層は外部リード表面の全てをカバーしてい
る上記（１）項に記載のデバイス。 （５） 上記少なくとも１マイクロインチのパラジウム
からなる被膜は上記リードフレーム全体をカバーし、上
記被膜に付加された上記少なくとも３マイクロインチの
層は外部リードの一方の表面をカバーしている上記
（１）項に記載のデバイス。 （６） めっきされた被膜は、ニッケル層上のパラジウ
ムからなる上記（１）項に記載のデバイス。 （７） 上記リードフレームの残余上の被膜と同一の材
料からなる付加的な被膜層を、選択された位置に有して
いる上記（１）項に記載のデバイス。 （８） 上記パラジウムの厚みは、ワイヤーボンディン
グ及びはんだ付けの両者とコンパチブルである上記
（１）項に記載のデバイス。 （９） ダイパドル及び複数のリードを有するリードフ
レームにおいて、上記リードフレームは半導体デバイス
をカプセル封じする前に表面被膜を有し、上記リードは
プラスチックパッケージの内部である部分と、上記カプ
セル封じの外部の部分とを有し、上記リードフレーム
は、 ａ）上記内部リード及びダイパドル上の少なくとも１マ
イクロインチのパラジウムからなる被膜と、 ｂ）相互接続の次のレベルへの組立て中にはんだ付けさ
れるように計画されている外部リード上の少なくとも３
マイクロインチのパラジウムからなる被膜と、を備え、 ｃ）上記厚めの被膜の縁配置は、設計位置の±0.01イン
チの範囲内にあり、 ｄ）上記外部パラジウム被膜は、ニッケルめっきされた
層の上にあり、上記リードフレームは更に、 ｅ）ワイヤーボンディング及びはんだ付けの両者とコン
パチブルである厚みのパラジウムと、 ｆ）モールディングコンパウンドへの良好な付着を呈す
る単一の材料と、を備えていることを特徴とするリード
フレーム。 （１０） ダイパドル及び複数のリードを有するリード
フレームにおいて、上記リードフレームは半導体デバイ
スをカプセル封じする前に表面被膜を有し、上記リード
はプラスチックパッケージの内部である部分と、上記カ
プセル封じの外部の部分とを有し、上記リードフレーム
は、 ａ）銅をベースとする材料と、 ｂ）ニッケルのフラッシュと、 ｃ）パラジウム／ニッケルの薄い層と、 ｄ）ニッケルの厚い層と、 ｅ）上記内部リード及びダイパドル上の少なくとも１マ
イクロインチ厚のパラジウムからなる被膜と、 ｆ）相互接続の次のレベルへの組立て中にはんだと接触
するように計画されている外部リード上の少なくとも３
マイクロインチのパラジウムからなる被膜と、を備えて
いることを特徴とするリードフレーム。 （１１） 半導体デバイスをカプセル封じする前に、リ
ードフレームの表面をワイヤーボンディング及びはんだ
リフローの両者とコンパチブルとなるようにめっきする
方法であって、 ａ）上記リードフレームの表面を、ニッケルと、少なく
とも１マイクロインチの本質的にパラジウムの層とでめ
っきするステップと、 ｂ）はんだと接触するように計画されている外部リード
を、少なくとも３マイクロインチの層を得るのに充分な
パラジウムでスポットめっきするステップと、を含んで
いることを特徴とする方法。 （１２） 静止スパージャー及び流体通路を有するめっ
き輪システムを使用してリードフレームの選択されたス
ポットにパラジウムを連続ストリップ電気めっきする方
法であって、上記開口は上記リードフレームの上記外部
リードに対応していることを特徴とする方法。 （１３） 上記スポット配置の縁配置は、設計位置の±
0.010インチの範囲内にある上記（１２）に記載の方
法。 （１４） 半導体デバイスをカプセル封じする前に、リ
ードフレームの表面をワイヤーボンディング及びはんだ
リフローの両者とコンパチブルとなるようにめっきする
方法であって、 ａ）はんだと接触するように計画されている外部リード
を、少なくとも２マイクロインチのパラジウムでスポッ
トめっきするステップと、 ｂ）上記リードフレームの表面全体に、少なくとも１マ
イクロインチの本質的にパラジウムの層をめっきするス
テップと、を含んでいることを特徴とする方法。 （１５） 内部リードフレーム部分を１マイクロインチ
のパラジウムで、またはんだと接触する外部リードを３
マイクロインチのパラジウムでめっきすることによっ
て、ワイヤーボンディング及びはんだリフローの両者と
のコンパチビリティ、並びにモールディングコンパウン
ドへの良好な付着のようなパラジウムめっきリードフレ
ームの望ましい特色を有するリードフレームが得られ
る。既存プロセスの独特な組合せに基づいてリードフレ
ームを製造する低費用方法が提供される。
【図面の簡単な説明】
【図１】典型的なリードフレーム設計を示す図である。
【図２】カプセル封じされたリードフレームの断面図で
ある。
【図３】（ａ）は、カプセル封じ内部のリードフレーム
のめっきされた層の詳細を示す図である。（ｂ）は、リ
ードフレームのはんだと接触するめっきされた層の詳細
を示す図である。
【図４ａ】スルーホールマウントデバイス及びめっきさ
れた層を示す図である。
【図４ｂ】ガルウィングマウントデバイス上のめっきさ
れた層を示す図である。
【図４ｃ】ｊリードマウントデバイス上のめっきされた
層を示す図である。
【符号の説明】
１００ リードフレーム １０２ ダイパドル １０３ リードフィンガー １０４ キャリヤストリップ １０５ 外部リード １０６ ダムバー １０７ リードフレーム支持ストラップ １１２ タイバー １１４ 切断点 ２０１ パラジウム層 ２０３ 内部リードフィンガー ２０５ 外部リード ２３０ プラスチックパッケージ ２４０ 集積回路チップ ２５０ ワイヤーボンド ３０１ ニッケルストライク ３０２ パラジウム／ニッケルのフラッシュ層 ３０３ 厚くニッケルめっきされた層 ３０５ フラッドめっきされた層 ３０６ 付加的なパラジウムめっき層 ３１０ ベース金属リードフレーム ４１０ 印刷回路基板 ４２０ はんだ ４２５ ガルウィングリードの底側 ４２６ ｊリードのトップ側
フロントページの続き (72)発明者 ポール アール モール アメリカ合衆国 マサチューセッツ州 02771 シーコンク ウォーカー ストリ ート 221

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ダイパドル及び複数のリードを有するリ
    ードフレームにおいて、上記リードフレームは半導体デ
    バイスをカプセル封じする前に表面被膜を有し、上記リ
    ードはプラスチックパッケージの内部である部分と、上
    記カプセル封じの外部の部分とを有し、上記リードフレ
    ームは、 ａ）上記内部リード及びダイパドル上の少なくとも１マ
    イクロインチのパラジウムからなる被膜と、 ｂ）相互接続の次のレベルへの組立て中にはんだと接触
    する外部リード上の少なくとも３マイクロインチのパラ
    ジウムからなる被膜と、を備えていることを特徴とする
    リードフレーム。
  2. 【請求項２】 半導体デバイスをカプセル封じする前
    に、リードフレームの表面をワイヤーボンディング及び
    はんだリフローの両者とコンパチブルとなるようにめっ
    きする方法であって、 ａ）上記リードフレームの表面を、ニッケルと、少なく
    とも１マイクロインチの本質的にパラジウムの層とでめ
    っきするステップと、 ｂ）はんだと接触するように計画されている外部リード
    を、少なくとも３マイクロインチの層を得るのに充分な
    パラジウムでスポットめっきするステップと、を含んで
    いることを特徴とする方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1312748C (zh) * 2000-02-18 2007-04-25 株式会社日立制作所 制造半导体集成电路器件的方法

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US20030011048A1 (en) * 1999-03-19 2003-01-16 Abbott Donald C. Semiconductor circuit assembly having a plated leadframe including gold selectively covering areas to be soldered
US7174626B2 (en) * 1999-06-30 2007-02-13 Intersil Americas, Inc. Method of manufacturing a plated electronic termination
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
KR100421774B1 (ko) * 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
CN1331227C (zh) * 2001-01-11 2007-08-08 松下电器产业株式会社 电路板及其制造方法
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
KR100393448B1 (ko) * 2001-03-27 2003-08-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US6597059B1 (en) 2001-04-04 2003-07-22 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package
US7057273B2 (en) * 2001-05-15 2006-06-06 Gem Services, Inc. Surface mount package
US6666997B2 (en) * 2001-10-02 2003-12-23 Micron Technology, Inc. Method for removing cleaning compound flash from mold vents
US7264456B2 (en) * 2001-10-10 2007-09-04 Micron Technology, Inc. Leadframe and method for reducing mold compound adhesion problems
TW520076U (en) * 2001-12-28 2003-02-01 Amkor Technology Taiwan Ltd Improved design of IC leadframe
US6703692B1 (en) * 2002-01-31 2004-03-09 Linear Technology Corp. Leadframe with support members
US6706561B2 (en) * 2002-02-11 2004-03-16 Texas Instruments Incorporated Method for fabricating preplated nickel/palladium and tin leadframes
US20030178707A1 (en) * 2002-03-21 2003-09-25 Abbott Donald C. Preplated stamped small outline no-lead leadframes having etched profiles
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US7044304B2 (en) * 2002-08-28 2006-05-16 Texas Instruments Incorporated Anti-corrosion overcoat cover tape
US7105383B2 (en) * 2002-08-29 2006-09-12 Freescale Semiconductor, Inc. Packaged semiconductor with coated leads and method therefore
DE10243981B4 (de) * 2002-09-20 2015-06-03 Robert Bosch Gmbh Elektronische Baueinheit, insbesondere Regler für Generatoren in Kraftfahrzeugen
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US20040108580A1 (en) * 2002-12-09 2004-06-10 Advanpack Solutions Pte. Ltd. Leadless semiconductor packaging structure with inverted flip chip and methods of manufacture
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
EP1524693A1 (en) * 2003-10-13 2005-04-20 Infineon Technologies AG Leadframe being protected against corrosion
DE10348715B4 (de) * 2003-10-16 2006-05-04 Infineon Technologies Ag Verfahren zum Herstellen eines Flachleiterrahmens mit verbesserter Haftung zwischen diesem und Kunststoff sowie Flachleiterrahmen
US7368326B2 (en) * 2004-01-12 2008-05-06 Agere Systems Inc. Methods and apparatus to reduce growth formations on plated conductive leads
US7189929B2 (en) * 2004-01-16 2007-03-13 Hewlett-Packard Development Company, L.P. Flexible circuit with cover layer
KR101038491B1 (ko) * 2004-04-16 2011-06-01 삼성테크윈 주식회사 리드프레임 및 그 제조 방법
US7268415B2 (en) * 2004-11-09 2007-09-11 Texas Instruments Incorporated Semiconductor device having post-mold nickel/palladium/gold plated leads
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7956445B2 (en) * 2006-08-15 2011-06-07 Texas Instruments Incorporated Packaged integrated circuit having gold removed from a lead frame
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7675146B2 (en) * 2007-09-07 2010-03-09 Infineon Technologies Ag Semiconductor device with leadframe including a diffusion barrier
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8604624B2 (en) * 2008-03-19 2013-12-10 Stats Chippac Ltd. Flip chip interconnection system having solder position control mechanism
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
US9735126B2 (en) * 2011-06-07 2017-08-15 Infineon Technologies Ag Solder alloys and arrangements
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
JP2016039213A (ja) * 2014-08-06 2016-03-22 ローム株式会社 基板内蔵パッケージ、半導体装置およびモジュール
US9070392B1 (en) 2014-12-16 2015-06-30 Hutchinson Technology Incorporated Piezoelectric disk drive suspension motors having plated stiffeners
US9734852B2 (en) 2015-06-30 2017-08-15 Hutchinson Technology Incorporated Disk drive head suspension structures having improved gold-dielectric joint reliability
US10796986B2 (en) * 2016-03-21 2020-10-06 Infineon Technologies Ag Leadframe leads having fully plated end faces
CN109690765B (zh) * 2016-09-12 2023-05-09 株式会社电装 半导体装置
JP2022113952A (ja) * 2021-01-26 2022-08-05 エイブリック株式会社 半導体装置およびその製造方法
US20220399280A1 (en) * 2021-06-11 2022-12-15 Macom Technology Solutions Holdings, Inc. Solderable and wire bondable part marking

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5928553A (ja) * 1982-08-11 1984-02-15 Hitachi Ltd 耐食性アルミニウム配線材料
US5276351A (en) * 1988-10-17 1994-01-04 Semiconductor Energy Laboratory Co., Ltd. Electronic device and a manufacturing method for the same
US5015803A (en) * 1989-05-31 1991-05-14 Olin Corporation Thermal performance package for integrated circuit chip
KR920000127A (ko) * 1990-02-26 1992-01-10 미다 가쓰시게 반도체 패키지와 그것을 위한 리드프레임
EP0537982A2 (en) * 1991-10-14 1993-04-21 Fujitsu Limited Semiconductor device having improved leads
US5343073A (en) * 1992-01-17 1994-08-30 Olin Corporation Lead frames having a chromium and zinc alloy coating
US5454929A (en) * 1994-06-16 1995-10-03 National Semiconductor Corporation Process for preparing solderable integrated circuit lead frames by plating with tin and palladium
KR100266726B1 (ko) * 1995-09-29 2000-09-15 기타지마 요시토시 리드프레임과 이 리드프레임을 갖춘 반도체장치
JP3259894B2 (ja) * 1996-04-30 2002-02-25 ソニー株式会社 リードフレーム、その製造方法及びそのリードフレームを用いた半導体装置
US5994762A (en) * 1996-07-26 1999-11-30 Hitachi, Ltd. Semiconductor integrated circuit device including boron-doped phospho silicate glass layer and manufacturing method thereof
US6037653A (en) * 1997-03-25 2000-03-14 Samsung Aerospace Industries, Ltd. Semiconductor lead frame having multi-layered plating layer including copper-nickel plating layer
TW401634B (en) * 1997-04-09 2000-08-11 Sitron Prec Co Ltd Lead frame and its manufacture method
US5935719A (en) * 1997-08-29 1999-08-10 Texas Instruments Incorporated Lead-free, nickel-free and cyanide-free plating finish for semiconductor leadframes

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1312748C (zh) * 2000-02-18 2007-04-25 株式会社日立制作所 制造半导体集成电路器件的方法

Also Published As

Publication number Publication date
US6194777B1 (en) 2001-02-27

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