JPH10116746A - 薄膜インダクタ素子の製造方法 - Google Patents
薄膜インダクタ素子の製造方法Info
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- JPH10116746A JPH10116746A JP28589096A JP28589096A JPH10116746A JP H10116746 A JPH10116746 A JP H10116746A JP 28589096 A JP28589096 A JP 28589096A JP 28589096 A JP28589096 A JP 28589096A JP H10116746 A JPH10116746 A JP H10116746A
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Abstract
(57)【要約】
【課題】基板上に薄膜インダクタ素子を直接形成するこ
とにより、電子回路装置の小型化，作業工程の効率化を
図る。 【解決手段】基板１全面に接着層としての金属層２を形
成する工程と、金属層２上に素子の一部分を構成するパ
ターン３ａをレジスト４ａで形成し、パターン３ａに電
解メッキにより低抵抗性金属層５ａを形成した後、レジ
スト４ａを剥離する工程と、パターン３ａ上に素子の中
空部を構成する犠牲層のパターン３ｂをレジスト４ｂで
形成し、パターン３ｂに電解メッキにより金属層６を形
成した後、レジスト４ｂを剥離する工程と、パターン３
ａとパターン３ｂとの上に、パターン３ａに跨線橋状に
空間が構成されるパターン３ｃをレジスト４ｃで形成
し、パターン３ｃに電解メッキにより低抵抗性金属層５
ｂを形成した後、レジスト４ｃを剥離する工程と、金属
層６と金属層２をエッチングにより除去する工程とを備
えた。
とにより、電子回路装置の小型化，作業工程の効率化を
図る。 【解決手段】基板１全面に接着層としての金属層２を形
成する工程と、金属層２上に素子の一部分を構成するパ
ターン３ａをレジスト４ａで形成し、パターン３ａに電
解メッキにより低抵抗性金属層５ａを形成した後、レジ
スト４ａを剥離する工程と、パターン３ａ上に素子の中
空部を構成する犠牲層のパターン３ｂをレジスト４ｂで
形成し、パターン３ｂに電解メッキにより金属層６を形
成した後、レジスト４ｂを剥離する工程と、パターン３
ａとパターン３ｂとの上に、パターン３ａに跨線橋状に
空間が構成されるパターン３ｃをレジスト４ｃで形成
し、パターン３ｃに電解メッキにより低抵抗性金属層５
ｂを形成した後、レジスト４ｃを剥離する工程と、金属
層６と金属層２をエッチングにより除去する工程とを備
えた。
Description
【０００１】
【発明の属する技術分野】本発明は、プリント配線板，
セラミック基板，半導体基板等の基板上に直接形成され
る薄膜インダクタ素子の製造方法に関する。
セラミック基板，半導体基板等の基板上に直接形成され
る薄膜インダクタ素子の製造方法に関する。
【０００２】
【従来の技術】近年の電子技術の発達に伴い、電子回路
は各分野において幅広く用いられており、特に最近では
小型化及び低消費電力化等の要求に応じて、ＩＣ化ある
いはマルチチップモジュール（ＭＣＭ）化、さらに進ん
でＬＳＩ化される場合が多い。しかしながら、従来は電
子回路をＩＣ化或いはＭＣＭ化，ＬＳＩ化する場合、集
積化に適さないインダクタを除いた例えばトランジス
タ，抵抗，コンデンサ等の部品を集積化し、インダクタ
のみは例えば外付けコイルの形で接続していた。
は各分野において幅広く用いられており、特に最近では
小型化及び低消費電力化等の要求に応じて、ＩＣ化ある
いはマルチチップモジュール（ＭＣＭ）化、さらに進ん
でＬＳＩ化される場合が多い。しかしながら、従来は電
子回路をＩＣ化或いはＭＣＭ化，ＬＳＩ化する場合、集
積化に適さないインダクタを除いた例えばトランジス
タ，抵抗，コンデンサ等の部品を集積化し、インダクタ
のみは例えば外付けコイルの形で接続していた。
【０００３】
【発明が解決しようとする課題】従って、集積化できな
いインダクタのために、集積化の効果が薄れ、部品の配
線等に手間がかかると共に、外付けしたコイルを含める
と回路全体の小型化にも限界があった。本発明は集積化
が可能であって配線等の手間を省くことができ、しかも
電子回路全体の小型化を可能とする薄膜インダクタ素子
の製造方法を提供するものである。
いインダクタのために、集積化の効果が薄れ、部品の配
線等に手間がかかると共に、外付けしたコイルを含める
と回路全体の小型化にも限界があった。本発明は集積化
が可能であって配線等の手間を省くことができ、しかも
電子回路全体の小型化を可能とする薄膜インダクタ素子
の製造方法を提供するものである。
【０００４】
【課題を解決するための手段】本発明の薄膜インダクタ
素子の製造方法は、プリント配線板，セラミック基板，
半導体基板等の基板全面にエッチング可能な接着層とし
ての金属層を形成する工程と、該金属層上にインダクタ
素子の一部分を構成する第１のパターンを第１のレジス
トで形成し、該第１のパターンに電解メッキにより低抵
抗性金属層を形成した後、前記第１のレジストを剥離す
る工程と、該第１のパターン上にインダクタ素子の中空
部を構成するための犠牲層を第２のパターンで第２のレ
ジストを形成し、該第２のパターンに電解メッキにより
エッチング可能な金属層を形成した後、前記第２のレジ
ストを剥離する工程と、前記第１のパターンと前記第２
のパターンとの上に、前記第１のパターンに跨線橋状に
空間が構成される第３のパターンを第３のレジストで形
成し、該第３のパターンに電解メッキにより低抵抗性金
属層を形成した後、前記第３のレジストを剥離する工程
と、前記第２のレジストにより犠牲層として形成された
金属層を化学的エッチングにより除去する工程と、前記
接着層として形成された金属層を化学的エッチングによ
り除去する工程とを備えたものである。
素子の製造方法は、プリント配線板，セラミック基板，
半導体基板等の基板全面にエッチング可能な接着層とし
ての金属層を形成する工程と、該金属層上にインダクタ
素子の一部分を構成する第１のパターンを第１のレジス
トで形成し、該第１のパターンに電解メッキにより低抵
抗性金属層を形成した後、前記第１のレジストを剥離す
る工程と、該第１のパターン上にインダクタ素子の中空
部を構成するための犠牲層を第２のパターンで第２のレ
ジストを形成し、該第２のパターンに電解メッキにより
エッチング可能な金属層を形成した後、前記第２のレジ
ストを剥離する工程と、前記第１のパターンと前記第２
のパターンとの上に、前記第１のパターンに跨線橋状に
空間が構成される第３のパターンを第３のレジストで形
成し、該第３のパターンに電解メッキにより低抵抗性金
属層を形成した後、前記第３のレジストを剥離する工程
と、前記第２のレジストにより犠牲層として形成された
金属層を化学的エッチングにより除去する工程と、前記
接着層として形成された金属層を化学的エッチングによ
り除去する工程とを備えたものである。
【０００５】
【発明の実施の形態】次に本発明に基づき、プリント配
線板，セラミック基板，半導体基板等の基板上に、直接
的にインダクタ素子を形成する製造方法の一実施例を図
１〜図３に基づいて説明する。図１〜図３は、本発明に
よる薄膜インダクタ素子の製造過程を示したものであ
り、各図面とも左側はインダクタ素子形成過程のＡ−Ａ
側面断面図、中央はインダクタ素子形成過程の平面図、
右側はインダクタ素子の製造工程を示してある。以下図
１の上方から順次製造工程を説明する。
線板，セラミック基板，半導体基板等の基板上に、直接
的にインダクタ素子を形成する製造方法の一実施例を図
１〜図３に基づいて説明する。図１〜図３は、本発明に
よる薄膜インダクタ素子の製造過程を示したものであ
り、各図面とも左側はインダクタ素子形成過程のＡ−Ａ
側面断面図、中央はインダクタ素子形成過程の平面図、
右側はインダクタ素子の製造工程を示してある。以下図
１の上方から順次製造工程を説明する。
【０００６】図１（ａ）は前述したプリント配線板，セ
ラミック基板，半導体基板等の基板１を示してある。同
図（ｂ）は基板１上にニッケル（Ｎｉ）を蒸着，スパッ
タリング等により着膜し、或いはＮｉ薄膜を接着するな
どして、例えば膜厚１μｍ以上のＮｉ層２を形成する。
同図（ｃ）はＮｉ層２の上にインダクタ素子の一部（コ
イルの一部分）を構成するパターン３ａをレジスト４ａ
で形成し、このパターン３ａの部分に電解メッキ法によ
り金（Ａｕ）層５ａを形成し、その後レジスト４ａを剥
離する。同図（ｄ）はレジスト４ａを剥離した状態を示
す。図２（ｅ）はインダクタ素子のコイルの中空部を構
成する犠牲層のパターン３ｂをレジスト４ｂで形成し、
このパターン３ｂの部分に電解メッキ法により、例えば
厚さ３００μｍの銅（Ｃｕ）層６を形成し、その後レジ
スト４ｂを剥離する。
ラミック基板，半導体基板等の基板１を示してある。同
図（ｂ）は基板１上にニッケル（Ｎｉ）を蒸着，スパッ
タリング等により着膜し、或いはＮｉ薄膜を接着するな
どして、例えば膜厚１μｍ以上のＮｉ層２を形成する。
同図（ｃ）はＮｉ層２の上にインダクタ素子の一部（コ
イルの一部分）を構成するパターン３ａをレジスト４ａ
で形成し、このパターン３ａの部分に電解メッキ法によ
り金（Ａｕ）層５ａを形成し、その後レジスト４ａを剥
離する。同図（ｄ）はレジスト４ａを剥離した状態を示
す。図２（ｅ）はインダクタ素子のコイルの中空部を構
成する犠牲層のパターン３ｂをレジスト４ｂで形成し、
このパターン３ｂの部分に電解メッキ法により、例えば
厚さ３００μｍの銅（Ｃｕ）層６を形成し、その後レジ
スト４ｂを剥離する。
【０００７】同図（ｆ）はレジスト４ｂを剥離した状態
を示す。同図（ｇ）はパターン３ａのＡｕ層５ａの上に
コイルの残り部分（跨線橋状部分）を形成させるための
パターン３ｃをレジスト４ｃで形成し、このパターン３
ｃの部分に電解メッキ法によりＡｕ層５ｂを形成し、そ
の後レジスト４ｃを剥離する。同図（ｈ）はレジスト４
ｃを剥離した状態を示す。図３（ｉ）は犠牲層を構成し
たＣｕ層６を、塩化第２鉄（ＦｅＣｌ2 ）等のエッチン
グ液を用いて、化学的にエッチングする。同図（ｊ）は
Ｎｉ層２を塩酸（ＨＣｌ）等で化学的にエッチングする
ことにより、Ｃｕ層６によって形成された中空部６ａを
有するＡｕ層５ａとＡｕ層５ｂとから構成された薄膜イ
ンダクタ素子７が形成される。なお、Ｎｉ層２のエッチ
ングでは、Ａｕ層５ａによって形成されたパターン３ａ
の部分は、Ａｕ層５ａがエッチングレジストとして機能
するため、パターン３ａの下にあるＮｉ層２のみが残る
ことになる。
を示す。同図（ｇ）はパターン３ａのＡｕ層５ａの上に
コイルの残り部分（跨線橋状部分）を形成させるための
パターン３ｃをレジスト４ｃで形成し、このパターン３
ｃの部分に電解メッキ法によりＡｕ層５ｂを形成し、そ
の後レジスト４ｃを剥離する。同図（ｈ）はレジスト４
ｃを剥離した状態を示す。図３（ｉ）は犠牲層を構成し
たＣｕ層６を、塩化第２鉄（ＦｅＣｌ2 ）等のエッチン
グ液を用いて、化学的にエッチングする。同図（ｊ）は
Ｎｉ層２を塩酸（ＨＣｌ）等で化学的にエッチングする
ことにより、Ｃｕ層６によって形成された中空部６ａを
有するＡｕ層５ａとＡｕ層５ｂとから構成された薄膜イ
ンダクタ素子７が形成される。なお、Ｎｉ層２のエッチ
ングでは、Ａｕ層５ａによって形成されたパターン３ａ
の部分は、Ａｕ層５ａがエッチングレジストとして機能
するため、パターン３ａの下にあるＮｉ層２のみが残る
ことになる。
【０００８】図４は、図１〜図３に示した本発明の実施
例による製造工程により、基板１上に形成された薄膜イ
ンダクタ素子の斜視図である。前述の実施例では、イン
ダクタ素子のコイル部分を構成する金属に金を用いた
が、金に代えて銀（Ａｇ），白金（Ｐｔ）等の抵抗率の
低い金属を用いてもよい。また、基板１と薄膜インダク
タ素子との間に設けられる接着層としてのＮｉ層２に代
えて、クロム（Ｃｒ），ニクロム（ＮｉＣｒ）等の金属
を用いてもよい。また、犠牲層を形成させるためのＣｕ
層６に代えて、電解メッキによる形成が可能であって、
犠牲層エッチング時にインダクタ材料を侵さずエッチン
グが行えるものであれば他の材料でもよい。
例による製造工程により、基板１上に形成された薄膜イ
ンダクタ素子の斜視図である。前述の実施例では、イン
ダクタ素子のコイル部分を構成する金属に金を用いた
が、金に代えて銀（Ａｇ），白金（Ｐｔ）等の抵抗率の
低い金属を用いてもよい。また、基板１と薄膜インダク
タ素子との間に設けられる接着層としてのＮｉ層２に代
えて、クロム（Ｃｒ），ニクロム（ＮｉＣｒ）等の金属
を用いてもよい。また、犠牲層を形成させるためのＣｕ
層６に代えて、電解メッキによる形成が可能であって、
犠牲層エッチング時にインダクタ材料を侵さずエッチン
グが行えるものであれば他の材料でもよい。
【０００９】
【発明の効果】以上説明したように本発明によれば、基
板上に直接に薄膜インダクタ素子を形成できるため、電
子回路装置の小型化が可能とになると共に、基板上の他
の電子回路素子との接続も自動化により他の配線と同時
に行い得るもので、手作業配線が省略され、作業工程の
効率化を図ることができる。また、電解メッキ法を用い
ているため、蒸着，スパッタ，無電解メッキ等の他の工
法に比較し、短時間で厚い膜厚を形成させることができ
るため、時間的にもインダクタ素子の強度的にも、更に
は低抵抗であるため電気的特性にも優れているなどの効
果を奏するものである。
板上に直接に薄膜インダクタ素子を形成できるため、電
子回路装置の小型化が可能とになると共に、基板上の他
の電子回路素子との接続も自動化により他の配線と同時
に行い得るもので、手作業配線が省略され、作業工程の
効率化を図ることができる。また、電解メッキ法を用い
ているため、蒸着，スパッタ，無電解メッキ等の他の工
法に比較し、短時間で厚い膜厚を形成させることができ
るため、時間的にもインダクタ素子の強度的にも、更に
は低抵抗であるため電気的特性にも優れているなどの効
果を奏するものである。
【図１】本発明の薄膜インダクタ素子の製造工程（ａ）
〜（ｄ）を示す工程図と素子形成図である。
〜（ｄ）を示す工程図と素子形成図である。
【図２】本発明の薄膜インダクタ素子の製造工程（ｅ）
〜（ｈ）を示す工程図と素子形成図である。
〜（ｈ）を示す工程図と素子形成図である。
【図３】本発明の薄膜インダクタ素子の製造工程
（ｉ），（ｊ）を示す工程図と素子形成図である。
（ｉ），（ｊ）を示す工程図と素子形成図である。
【図４】本発明により製作された基板上に形成された薄
膜インダクタ素子の斜視図である。
膜インダクタ素子の斜視図である。
１ 基板 ２ ニッケル層 ３ａ，３ｂ，３ｃ パターン ４ａ，４ｂ，４ｃ レジスト ５ 金層 ６ 銅層 ７ 薄膜インダクタ素子
Claims (4)
- 【請求項１】 プリント配線板，セラミック基板，半導
体基板等の基板全面にエッチング可能な接着層としての
金属層を形成する工程と、 該金属層上にインダクタ素子の一部分を構成する第１の
パターンを第１のレジストで形成し、該第１のパターン
に電解メッキにより低抵抗性金属層を形成した後、前記
第１のレジストを剥離する工程と、 該第１のパターン上にインダクタ素子の中空部を構成す
るための犠牲層の第２のパターンを第２のレジストで形
成し、該第２のパターンに電解メッキによりエッチング
可能な金属層を形成した後、前記第２のレジストを剥離
する工程と、 前記第１のパターンと前記第２のパターンとの上に、前
記第１のパターンに跨線橋状に空間が構成される第３の
パターンを第３のレジストで形成し、該第３のパターン
に電解メッキにより低抵抗性金属層を形成した後、前記
第３のレジストを剥離する工程と、 前記第２のレジストにより犠牲層として形成された金属
層を化学的エッチングにより除去する工程と、 前記接着層として形成された金属層を化学的エッチング
により除去する工程とを備えた、薄膜インダクタ素子の
製造方法。 - 【請求項２】 前記低抵抗性金属層が金により構成され
た請求項１記載の薄膜インダクタ素子の製造方法。 - 【請求項３】 前記接着層として形成される金属層がニ
ッケルにより構成された請求項１又は２記載の薄膜イン
ダクタ素子の製造方法。 - 【請求項４】 前記第２のレジストによりり犠牲層とし
て形成される金属層が銅により構成された請求項１，２
又は３記載の薄膜インダクタ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28589096A JPH10116746A (ja) | 1996-10-09 | 1996-10-09 | 薄膜インダクタ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28589096A JPH10116746A (ja) | 1996-10-09 | 1996-10-09 | 薄膜インダクタ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116746A true JPH10116746A (ja) | 1998-05-06 |
Family
ID=17697356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28589096A Pending JPH10116746A (ja) | 1996-10-09 | 1996-10-09 | 薄膜インダクタ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10116746A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002032198A2 (en) * | 2000-10-10 | 2002-04-18 | Primarion, Inc. | Microelectronic magnetic structure, device including the structure, and methods of forming the structure and device |
| US7271697B2 (en) | 2004-12-07 | 2007-09-18 | Multi-Fineline Electronix | Miniature circuitry and inductive components and methods for manufacturing same |
| US7436282B2 (en) | 2004-12-07 | 2008-10-14 | Multi-Fineline Electronix, Inc. | Miniature circuitry and inductive components and methods for manufacturing same |
| US7477124B2 (en) | 2000-05-19 | 2009-01-13 | Multi-Fineline Electronix, Inc. | Method of making slotted core inductors and transformers |
| US7645941B2 (en) | 2006-05-02 | 2010-01-12 | Multi-Fineline Electronix, Inc. | Shielded flexible circuits and methods for manufacturing same |
| US7696852B1 (en) | 2002-09-16 | 2010-04-13 | Multi-Fineline Electronix, Inc. | Electronic transformer/inductor devices and methods for making same |
-
1996
- 1996-10-09 JP JP28589096A patent/JPH10116746A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7477124B2 (en) | 2000-05-19 | 2009-01-13 | Multi-Fineline Electronix, Inc. | Method of making slotted core inductors and transformers |
| WO2002032198A2 (en) * | 2000-10-10 | 2002-04-18 | Primarion, Inc. | Microelectronic magnetic structure, device including the structure, and methods of forming the structure and device |
| WO2002032198A3 (en) * | 2000-10-10 | 2002-06-13 | Primarion Inc | Microelectronic magnetic structure, device including the structure, and methods of forming the structure and device |
| US7696852B1 (en) | 2002-09-16 | 2010-04-13 | Multi-Fineline Electronix, Inc. | Electronic transformer/inductor devices and methods for making same |
| US7271697B2 (en) | 2004-12-07 | 2007-09-18 | Multi-Fineline Electronix | Miniature circuitry and inductive components and methods for manufacturing same |
| US7436282B2 (en) | 2004-12-07 | 2008-10-14 | Multi-Fineline Electronix, Inc. | Miniature circuitry and inductive components and methods for manufacturing same |
| US7602272B2 (en) | 2004-12-07 | 2009-10-13 | Multi-Fineline Electronix, Inc. | Miniature circuitry and inductive components and methods for manufacturing same |
| US7656263B2 (en) | 2004-12-07 | 2010-02-02 | Multi-Fineline Electronix, Inc. | Miniature circuitry and inductive components and methods for manufacturing same |
| US7690110B2 (en) | 2004-12-07 | 2010-04-06 | Multi-Fineline Electronix, Inc. | Methods for manufacturing miniature circuitry and inductive components |
| US7645941B2 (en) | 2006-05-02 | 2010-01-12 | Multi-Fineline Electronix, Inc. | Shielded flexible circuits and methods for manufacturing same |
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