JP2000036496A - マイクロストリップ線路、半導体装置、およびその製造方法 - Google Patents
マイクロストリップ線路、半導体装置、およびその製造方法Info
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Abstract
(57)【要約】
【課題】 大電流を流すことが可能で、電解めっきによ
り簡単に形成でき、インピーダンスの容量成分を効果的
に減少させる配線パターンを備えた半導体装置を提供す
る。 【解決手段】 基板上に薄い導体膜を形成し、前記導体
膜上に、第１のレジストパターンをマスクに第１の幅の
第１の配線層を電解めっきにより形成し、さらに前記第
１の配線層上に第２のレジストパターンをマスクに前記
第１の幅よりも狭い第２の幅の第２の配線層を電解めっ
きにより形成する。第２の配線層の形成後、前記導体膜
を第１の配線層をマスクにパターニングする。
り簡単に形成でき、インピーダンスの容量成分を効果的
に減少させる配線パターンを備えた半導体装置を提供す
る。 【解決手段】 基板上に薄い導体膜を形成し、前記導体
膜上に、第１のレジストパターンをマスクに第１の幅の
第１の配線層を電解めっきにより形成し、さらに前記第
１の配線層上に第２のレジストパターンをマスクに前記
第１の幅よりも狭い第２の幅の第２の配線層を電解めっ
きにより形成する。第２の配線層の形成後、前記導体膜
を第１の配線層をマスクにパターニングする。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置お
よびその製造方法に係り、特にマイクロストリップ線路
を有する半導体装置およびその製造方法に関する。化合
物半導体装置は活性部に電子の有効質量が小さい化合物
半導体を使うため通常のＳｉ半導体装置よりも高速に動
作し、このため携帯電話や衛星通信等、マイクロ波帯域
用途の半導体装置に広く使われている。特に近年では、
かかるマイクロ波帯域用途の半導体装置として、能動素
子としてＧａＡｓＦＥＴを使い、これに受動素子を構成
する伝送線路、ダイオード、抵抗、容量、インダクタ等
を同一の半導体基板上で集積した、いわゆるＭＭＩＣ
（Monolithic Microwave Integrated Circuit ）が広く
使われている。かかるＭＭＩＣの性能を向上させるため
には、個々の能動素子の性能を向上させる他に、受動素
子の損失を減少させ、さらに許容電流を増大させること
が必要である。
よびその製造方法に係り、特にマイクロストリップ線路
を有する半導体装置およびその製造方法に関する。化合
物半導体装置は活性部に電子の有効質量が小さい化合物
半導体を使うため通常のＳｉ半導体装置よりも高速に動
作し、このため携帯電話や衛星通信等、マイクロ波帯域
用途の半導体装置に広く使われている。特に近年では、
かかるマイクロ波帯域用途の半導体装置として、能動素
子としてＧａＡｓＦＥＴを使い、これに受動素子を構成
する伝送線路、ダイオード、抵抗、容量、インダクタ等
を同一の半導体基板上で集積した、いわゆるＭＭＩＣ
（Monolithic Microwave Integrated Circuit ）が広く
使われている。かかるＭＭＩＣの性能を向上させるため
には、個々の能動素子の性能を向上させる他に、受動素
子の損失を減少させ、さらに許容電流を増大させること
が必要である。
【０００２】
【従来の技術】図１は、ＭＭＩＣ中で使われる典型的な
マイクロストリップ伝送線路を示す。図１を参照する
に、マイクロストリップ線路は、裏面全面を導体膜１２
で覆われた基板１１上に形成された配線パターン１３よ
り構成される。このようなマイクロストリップ線路で
は、前記配線パターン１３が異なった誘電率を有する誘
電体により上下左右を囲まれるため、配線パターン１３
中の信号伝送において理想的なＴＥＭ（Transverse Ele
ctro-Magnetic Wave) モードは成立せず、高次モードの
発生が避けられない。かかる高次モードの発生に伴い、
図１に実線および破線で示したように電場および磁場が
発生し、伝送線路の特性インピーダンスあるいは実効誘
電率が周波数に依存するようになる。
マイクロストリップ伝送線路を示す。図１を参照する
に、マイクロストリップ線路は、裏面全面を導体膜１２
で覆われた基板１１上に形成された配線パターン１３よ
り構成される。このようなマイクロストリップ線路で
は、前記配線パターン１３が異なった誘電率を有する誘
電体により上下左右を囲まれるため、配線パターン１３
中の信号伝送において理想的なＴＥＭ（Transverse Ele
ctro-Magnetic Wave) モードは成立せず、高次モードの
発生が避けられない。かかる高次モードの発生に伴い、
図１に実線および破線で示したように電場および磁場が
発生し、伝送線路の特性インピーダンスあるいは実効誘
電率が周波数に依存するようになる。
【０００３】
【発明が解決しようとする課題】このようなマイクロス
トリップ線路において大電流の信号伝送を行なう場合、
放熱性を向上させるためには基板１１の厚さを減少させ
ることが望ましい。しかし、基板１１の厚さが減少する
とマイクロストリップ線路のインピーダンスの容量成分
が増加するため、配線パターン１３の幅を減少させる必
要が出てくる。一方、このような幅の減少した配線パタ
ーン１３で所望の大電流信号伝送を行なうためには、配
線パターン１３において十分な断面積が確保されるよう
にその高さを増大させざるを得ない。ところが、図２
（Ａ），（Ｂ）に示すように配線パターン１３の高さが
図２（Ａ）に示す構成から図２（Ｂ）に示す構成のよう
に増大すると、パターン１３の側壁面からも電気力線が
裏面電極１２に向かって出射し、その結果伝送線路のイ
ンピーダンスの容量成分はやはり増加してしまう。
トリップ線路において大電流の信号伝送を行なう場合、
放熱性を向上させるためには基板１１の厚さを減少させ
ることが望ましい。しかし、基板１１の厚さが減少する
とマイクロストリップ線路のインピーダンスの容量成分
が増加するため、配線パターン１３の幅を減少させる必
要が出てくる。一方、このような幅の減少した配線パタ
ーン１３で所望の大電流信号伝送を行なうためには、配
線パターン１３において十分な断面積が確保されるよう
にその高さを増大させざるを得ない。ところが、図２
（Ａ），（Ｂ）に示すように配線パターン１３の高さが
図２（Ａ）に示す構成から図２（Ｂ）に示す構成のよう
に増大すると、パターン１３の側壁面からも電気力線が
裏面電極１２に向かって出射し、その結果伝送線路のイ
ンピーダンスの容量成分はやはり増加してしまう。
【０００４】また、図２（Ｂ）の構造を実際に形成しよ
うとすると、基板１１上に厚いレジスト膜を堆積し、こ
れを露光・現像して溝を形成し、かかる溝の中に配線パ
ターン１３をめっき等により形成する工程が必要となる
が、このような厚いレジスト膜中に深い溝を形成した場
合、溝の底近傍ではレジストによる光吸収のため露光が
不十分になり、その結果形成される配線パターン１３
は、図２（Ｃ）に示すように側壁面が逆テーパーを有す
る形状になりやすい。このような断面形状の導体パター
ン１３では、側壁面から出射する電気力線により、容量
成分が一層増加してしまう。
うとすると、基板１１上に厚いレジスト膜を堆積し、こ
れを露光・現像して溝を形成し、かかる溝の中に配線パ
ターン１３をめっき等により形成する工程が必要となる
が、このような厚いレジスト膜中に深い溝を形成した場
合、溝の底近傍ではレジストによる光吸収のため露光が
不十分になり、その結果形成される配線パターン１３
は、図２（Ｃ）に示すように側壁面が逆テーパーを有す
る形状になりやすい。このような断面形状の導体パター
ン１３では、側壁面から出射する電気力線により、容量
成分が一層増加してしまう。
【０００５】この問題点を解決するため、特開平５−８
０２４８５号公報には、図３に示すように、前記基板１
１上に薄い導体パターン１３Ａを所望の配線パターンに
対応して幅Ｗ1 で形成し、前記導体パターン１３Ａを厚
いレジスト膜１４で覆った後、前記レジスト膜１４中に
前記導体パターン１３Ａに対応して幅がＷ1 よりも小さ
いＷ2 の溝を形成し、前記溝中に所望の高さの配線パタ
ーン１３Ｂを形成する方法が提案されている。ただし、
図３中、先に説明した部分には同一の参照符号を付し、
説明を省略する。
０２４８５号公報には、図３に示すように、前記基板１
１上に薄い導体パターン１３Ａを所望の配線パターンに
対応して幅Ｗ1 で形成し、前記導体パターン１３Ａを厚
いレジスト膜１４で覆った後、前記レジスト膜１４中に
前記導体パターン１３Ａに対応して幅がＷ1 よりも小さ
いＷ2 の溝を形成し、前記溝中に所望の高さの配線パタ
ーン１３Ｂを形成する方法が提案されている。ただし、
図３中、先に説明した部分には同一の参照符号を付し、
説明を省略する。
【０００６】しかし、この方法で形成されたマイクロス
トリップ線路では、導体パターン１３Ａが非常に薄いた
め、ＭＭＩＣで頻繁に使われるエアブリッジ構造を形成
しようとすると、特に導体パターン１３Ａの形成後レジ
スト膜１４を堆積する工程で導体パターン１４Ａが変形
あるいは断線しやすく、このためＭＭＩＣの歩留まりが
低下してしまう問題点が生じる。
トリップ線路では、導体パターン１３Ａが非常に薄いた
め、ＭＭＩＣで頻繁に使われるエアブリッジ構造を形成
しようとすると、特に導体パターン１３Ａの形成後レジ
スト膜１４を堆積する工程で導体パターン１４Ａが変形
あるいは断線しやすく、このためＭＭＩＣの歩留まりが
低下してしまう問題点が生じる。
【０００７】また、図４（Ａ），（Ｂ）に示すようにＧ
Ｈｚ帯域の電気信号を担持する高周波電流は導体パター
ン１３Ａの両端近傍に集中しやすく、このためいくら導
体パターン１３Ａ上に背の高い配線パターン１３Ｂが形
成されていても、配線パターン１３Ｂの電流伝達に対す
る寄与はわずかなものにとどまってしまう。さらに、図
５に示すように、図３のマイクロストリップ線路を基板
１１上に層間絶縁膜１６を有する多層配線構造に適用し
た場合、基板１１上の下層配線パターン１５に対応して
層間絶縁膜１６中に形成された開口部１６Ａにおいて深
い凹部が形成されてしまうのがわかる。このような凹部
において、前記下層配線パターン１５にコンタクトする
配線パターン１３Ｂをめっきによって形成しようとする
と、層間絶縁膜１６上に形成されるレジスト膜１４中に
非常に深い溝あるいは開口部を形成する必要があるが、
このような深い開口部を露光・現像により形成する場合
には開口部の底部近傍で露光量が不十分になり、レジス
ト膜の一部が符号１４ｘで示すように、現像後も残留し
てしまう可能性がある。このようなレジスト膜の残留が
生じると、形成される配線パターン１３Ｂは欠陥を含む
ことになる。
Ｈｚ帯域の電気信号を担持する高周波電流は導体パター
ン１３Ａの両端近傍に集中しやすく、このためいくら導
体パターン１３Ａ上に背の高い配線パターン１３Ｂが形
成されていても、配線パターン１３Ｂの電流伝達に対す
る寄与はわずかなものにとどまってしまう。さらに、図
５に示すように、図３のマイクロストリップ線路を基板
１１上に層間絶縁膜１６を有する多層配線構造に適用し
た場合、基板１１上の下層配線パターン１５に対応して
層間絶縁膜１６中に形成された開口部１６Ａにおいて深
い凹部が形成されてしまうのがわかる。このような凹部
において、前記下層配線パターン１５にコンタクトする
配線パターン１３Ｂをめっきによって形成しようとする
と、層間絶縁膜１６上に形成されるレジスト膜１４中に
非常に深い溝あるいは開口部を形成する必要があるが、
このような深い開口部を露光・現像により形成する場合
には開口部の底部近傍で露光量が不十分になり、レジス
ト膜の一部が符号１４ｘで示すように、現像後も残留し
てしまう可能性がある。このようなレジスト膜の残留が
生じると、形成される配線パターン１３Ｂは欠陥を含む
ことになる。
【０００８】さらに、図３あるいは図５のマイクロスト
リップ線路では、配線パターン１３Ｂをめっきにより形
成するためには導体パターン１３Ａに通電する必要があ
るが、導体パターン１３Ａはすでにパターニングされて
いるため、かかる通電は不可能である場合がある。そこ
で、本発明は上記の課題を解決した新規で有用な半導体
装置およびその製造方法を提供することを概括的課題と
する。
リップ線路では、配線パターン１３Ｂをめっきにより形
成するためには導体パターン１３Ａに通電する必要があ
るが、導体パターン１３Ａはすでにパターニングされて
いるため、かかる通電は不可能である場合がある。そこ
で、本発明は上記の課題を解決した新規で有用な半導体
装置およびその製造方法を提供することを概括的課題と
する。
【０００９】本発明のより具体的な課題は、抵抗値が低
く、大電流を流すことが可能で、しかも容量成分の減少
したマイクロストリップ線路、かかるマイクロストリッ
プ線路を有する半導体装置およびその製造方法を提供す
ることにある。
く、大電流を流すことが可能で、しかも容量成分の減少
したマイクロストリップ線路、かかるマイクロストリッ
プ線路を有する半導体装置およびその製造方法を提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、基板上に形成されたマ
イクロストリップ線路であって、前記基板上に形成され
た第１の導体パターンと、前記第１の導体パターン上に
形成され、前記第１の導体パターンと同一の幅と形状を
有する第２の導体パターンと、前記第２の導体パターン
上に形成され、前記第２の導体パターンの幅よりも小さ
い幅を有する第３の導体パターンと含むことを特徴とす
るマイクロストリップ線路により、または請求項２に記
載したように、前記第１の導体パターンと前記第２の導
体パターンとは、共通の側壁面で画成されていることを
特徴とする請求項１記載のマイクロストリップ線路によ
り、または請求項３に記載したように、前記第２および
第３の導体パターンは同一の導電性材料より形成され、
前記第１の導体パターンは別の導電性材料より形成され
ることを特徴とする請求項１記載のマイクロストリップ
線路により、または請求項４に記載したように、互いに
対向する第１および第２の主面を有する基板と、前記基
板上に、前記第２の主面を実質的に覆うように形成され
た導体層と、前記基板の前記第１の主面上に形成された
第１の導体パターンと、前記第１の導体パターン上に形
成され、前記第１の導体パターンと同一の幅と形状を有
する第２の導体パターンと、前記第２の導体パターン上
に形成され、前記第２の導体パターンの幅よりも小さい
幅を有する第３の導体パターンと含むことを特徴とする
半導体装置により、または請求項５に記載したように、
前記第１の導体パターンと前記第２の導体パターンと
は、共通の側壁面で画成されていることを特徴とする請
求項４記載の半導体装置により、または請求項６に記載
したように、前記第２および第３の導体パターンは同一
の導電性材料より形成され、前記第１の導体パターンは
別の導電性材料より形成されることを特徴とする請求項
４記載の半導体装置により、または請求項７に記載した
ように、前記第１〜第３の導体パターンは、前記基板上
においてエアブリッジを形成することを特徴とする請求
項４〜６のうち、いずれか一項記載の半導体装置によ
り、または請求項８に記載したように、前記基板上には
層間絶縁膜が形成されており、前記第１の導体パターン
は、前記層間絶縁膜の表面、および前記層間絶縁膜中に
形成されたコンタクトホールの側壁面および底面を連続
して覆うように形成されることを特徴とする請求項４〜
６のうち、いずれか一項記載の半導体装置により、また
は請求項９に記載したように、マイクロストリップ線路
を有する半導体装置の製造方法において、基板上に金属
膜を形成する工程と、前記金属膜上に、所望の配線パタ
ーンに対応した形状を有し、第１の幅を有する第１の溝
を形成された第１のレジストパターンを形成する工程
と、前記第１のレジストパターンをマスクに、前記金属
膜上に、前記第１の溝に対応して前記第１の幅を有する
第１の配線パターンを形成する工程と、前記第１の配線
パターン上に、前記所望の配線パターンに対応した形状
を有し、前記第１の幅よりも小さい第２の幅を有する第
２の溝を形成された第２のレジストパターンを形成する
工程と、前記第２のレジストパターンをマスクに、前記
第１の配線パターン上に、前記第２の溝に対応して前記
第２の幅を有する第２の配線パターンを形成する工程
と、前記金属膜を、前記第１の配線パターンをマスクに
パターニングする工程とを含むことを特徴とする半導体
装置の製造方法により、または請求項１０に記載したよ
うに、さらに、前記第１の配線パターンを形成する工程
の後、前記第２のレジストパターンを形成する工程より
も前に、前記第１のレジストパターンを除去する工程を
含むことを特徴とする請求項９記載の半導体装置の製造
方法により、または請求項１１に記載したように、前記
第２のレジストパターンは、前記第１のレジストパター
ン上に、前記第２の溝が前記第１の溝の内側に位置する
ように形成されることを特徴とする請求項９記載の半導
体装置の製造方法により、または請求項１２に記載した
ように、マイクロストリップ線路の製造方法において、
基板上に金属膜を形成する工程と、前記金属膜上に、所
望の配線パターンに対応した形状を有し、第１の幅を有
する第１の溝を形成された第１のレジストパターンを形
成する工程と、前記第１のレジストパターンをマスク
に、前記金属膜上に、前記第１の溝に対応して前記第１
の幅を有する第１の配線パターンを形成する工程と、前
記第１の配線パターン上に、前記所望の配線パターンに
対応した形状を有し、前記第１の幅よりも小さい第２の
幅を有する第２の溝を形成された第２のレジストパター
ンを形成する工程と、前記第２のレジストパターンをマ
スクに、前記第１の配線パターン上に、前記第２の溝に
対応して前記第２の幅を有する第２の配線パターンを形
成する工程と、前記金属膜を、前記第１の配線パターン
をマスクにパターニングする工程とを含むことを特徴と
するマイクロストリップ線路の製造方法により、または
請求項１３に記載したように、さらに、前記第１の配線
パターンを形成する工程の後、前記第２のレジストパタ
ーンを形成する工程よりも前に、前記第１のレジストパ
ターンを除去する工程を含むことを特徴とする請求項１
２記載のマイクロストリップ線路の製造方法により、ま
たは請求項１４に記載したように、前記第２のレジスト
パターンは、前記第１のレジストパターン上に、前記第
２の溝が前記第１の溝の内側に位置するように形成され
ることを特徴とする請求項１２記載のマイクロストリッ
プ線路の製造方法により、解決する。 ［作用］図６（Ａ）〜（Ｃ）は、本発明の原理を示す。
ただし、図中、先に説明した部分に対応する部分には同
一の参照符号を付し、説明を省略する。
を、請求項１に記載したように、基板上に形成されたマ
イクロストリップ線路であって、前記基板上に形成され
た第１の導体パターンと、前記第１の導体パターン上に
形成され、前記第１の導体パターンと同一の幅と形状を
有する第２の導体パターンと、前記第２の導体パターン
上に形成され、前記第２の導体パターンの幅よりも小さ
い幅を有する第３の導体パターンと含むことを特徴とす
るマイクロストリップ線路により、または請求項２に記
載したように、前記第１の導体パターンと前記第２の導
体パターンとは、共通の側壁面で画成されていることを
特徴とする請求項１記載のマイクロストリップ線路によ
り、または請求項３に記載したように、前記第２および
第３の導体パターンは同一の導電性材料より形成され、
前記第１の導体パターンは別の導電性材料より形成され
ることを特徴とする請求項１記載のマイクロストリップ
線路により、または請求項４に記載したように、互いに
対向する第１および第２の主面を有する基板と、前記基
板上に、前記第２の主面を実質的に覆うように形成され
た導体層と、前記基板の前記第１の主面上に形成された
第１の導体パターンと、前記第１の導体パターン上に形
成され、前記第１の導体パターンと同一の幅と形状を有
する第２の導体パターンと、前記第２の導体パターン上
に形成され、前記第２の導体パターンの幅よりも小さい
幅を有する第３の導体パターンと含むことを特徴とする
半導体装置により、または請求項５に記載したように、
前記第１の導体パターンと前記第２の導体パターンと
は、共通の側壁面で画成されていることを特徴とする請
求項４記載の半導体装置により、または請求項６に記載
したように、前記第２および第３の導体パターンは同一
の導電性材料より形成され、前記第１の導体パターンは
別の導電性材料より形成されることを特徴とする請求項
４記載の半導体装置により、または請求項７に記載した
ように、前記第１〜第３の導体パターンは、前記基板上
においてエアブリッジを形成することを特徴とする請求
項４〜６のうち、いずれか一項記載の半導体装置によ
り、または請求項８に記載したように、前記基板上には
層間絶縁膜が形成されており、前記第１の導体パターン
は、前記層間絶縁膜の表面、および前記層間絶縁膜中に
形成されたコンタクトホールの側壁面および底面を連続
して覆うように形成されることを特徴とする請求項４〜
６のうち、いずれか一項記載の半導体装置により、また
は請求項９に記載したように、マイクロストリップ線路
を有する半導体装置の製造方法において、基板上に金属
膜を形成する工程と、前記金属膜上に、所望の配線パタ
ーンに対応した形状を有し、第１の幅を有する第１の溝
を形成された第１のレジストパターンを形成する工程
と、前記第１のレジストパターンをマスクに、前記金属
膜上に、前記第１の溝に対応して前記第１の幅を有する
第１の配線パターンを形成する工程と、前記第１の配線
パターン上に、前記所望の配線パターンに対応した形状
を有し、前記第１の幅よりも小さい第２の幅を有する第
２の溝を形成された第２のレジストパターンを形成する
工程と、前記第２のレジストパターンをマスクに、前記
第１の配線パターン上に、前記第２の溝に対応して前記
第２の幅を有する第２の配線パターンを形成する工程
と、前記金属膜を、前記第１の配線パターンをマスクに
パターニングする工程とを含むことを特徴とする半導体
装置の製造方法により、または請求項１０に記載したよ
うに、さらに、前記第１の配線パターンを形成する工程
の後、前記第２のレジストパターンを形成する工程より
も前に、前記第１のレジストパターンを除去する工程を
含むことを特徴とする請求項９記載の半導体装置の製造
方法により、または請求項１１に記載したように、前記
第２のレジストパターンは、前記第１のレジストパター
ン上に、前記第２の溝が前記第１の溝の内側に位置する
ように形成されることを特徴とする請求項９記載の半導
体装置の製造方法により、または請求項１２に記載した
ように、マイクロストリップ線路の製造方法において、
基板上に金属膜を形成する工程と、前記金属膜上に、所
望の配線パターンに対応した形状を有し、第１の幅を有
する第１の溝を形成された第１のレジストパターンを形
成する工程と、前記第１のレジストパターンをマスク
に、前記金属膜上に、前記第１の溝に対応して前記第１
の幅を有する第１の配線パターンを形成する工程と、前
記第１の配線パターン上に、前記所望の配線パターンに
対応した形状を有し、前記第１の幅よりも小さい第２の
幅を有する第２の溝を形成された第２のレジストパター
ンを形成する工程と、前記第２のレジストパターンをマ
スクに、前記第１の配線パターン上に、前記第２の溝に
対応して前記第２の幅を有する第２の配線パターンを形
成する工程と、前記金属膜を、前記第１の配線パターン
をマスクにパターニングする工程とを含むことを特徴と
するマイクロストリップ線路の製造方法により、または
請求項１３に記載したように、さらに、前記第１の配線
パターンを形成する工程の後、前記第２のレジストパタ
ーンを形成する工程よりも前に、前記第１のレジストパ
ターンを除去する工程を含むことを特徴とする請求項１
２記載のマイクロストリップ線路の製造方法により、ま
たは請求項１４に記載したように、前記第２のレジスト
パターンは、前記第１のレジストパターン上に、前記第
２の溝が前記第１の溝の内側に位置するように形成され
ることを特徴とする請求項１２記載のマイクロストリッ
プ線路の製造方法により、解決する。 ［作用］図６（Ａ）〜（Ｃ）は、本発明の原理を示す。
ただし、図中、先に説明した部分に対応する部分には同
一の参照符号を付し、説明を省略する。
【００１１】図６（Ａ）を参照するに、本発明では基板
１１上に形成された層間絶縁膜１６の全面に前記導体膜
１３Ａを、コンタクトホール１６Ａの側壁面および底面
を連続して覆うように形成し、さらに前記導体膜１３Ａ
上に形成された、幅がＷ1 の溝を有するレジストパター
ン１４をマスクに、前記導体膜１３Ａの露出部分に配線
パターン１３Ｂを、前記導体膜１３Ａを電極とした電解
めっきにより形成する。図６（Ａ）よりわかるように、
前記導体膜１３Ａは前記コンタクトホール１６Ａの底に
おいて基板１１上の配線パターン１５とコンタクトす
る。
１１上に形成された層間絶縁膜１６の全面に前記導体膜
１３Ａを、コンタクトホール１６Ａの側壁面および底面
を連続して覆うように形成し、さらに前記導体膜１３Ａ
上に形成された、幅がＷ1 の溝を有するレジストパター
ン１４をマスクに、前記導体膜１３Ａの露出部分に配線
パターン１３Ｂを、前記導体膜１３Ａを電極とした電解
めっきにより形成する。図６（Ａ）よりわかるように、
前記導体膜１３Ａは前記コンタクトホール１６Ａの底に
おいて基板１１上の配線パターン１５とコンタクトす
る。
【００１２】次に、図６（Ｂ）の工程において、前記レ
ジストパターン１４は除去され、前記導体膜１３Ａ上
に、前記配線パターン１３Ｂに対応して幅が前記Ｗ1 よ
りも狭いＷ2 の溝を形成されたレジストパターン１６
を、前記配線パターン１３Ｂの両側が覆われるように形
成する。さらに前記導体膜１３Ａを電極に電解めっきを
行なうことにより、前記レジストパターン１６中の溝を
埋めるように、別の配線パターン１３Ｃを、前記幅Ｗ2
で形成する。
ジストパターン１４は除去され、前記導体膜１３Ａ上
に、前記配線パターン１３Ｂに対応して幅が前記Ｗ1 よ
りも狭いＷ2 の溝を形成されたレジストパターン１６
を、前記配線パターン１３Ｂの両側が覆われるように形
成する。さらに前記導体膜１３Ａを電極に電解めっきを
行なうことにより、前記レジストパターン１６中の溝を
埋めるように、別の配線パターン１３Ｃを、前記幅Ｗ2
で形成する。
【００１３】さらに、図６（Ｃ）の工程で前記レジスト
パターン１６を除去し、さらに前記導体膜１３Ａを配線
パターン１３Ｂをマスクとしてパターニングし、配線パ
ターン１３Ｂに一致した形状および幅の配線パターンを
形成する。図６（Ａ）〜（Ｃ）の工程では、配線パター
ン１３Ｂあるいは１３Ｃを形成する工程の際に、前記導
体パターン１３Ａは層間絶縁膜１６の全面を連続して覆
うため、配線パターン１３Ｂあるいは１３Ｃを、電解め
っきにより、確実に形成することが可能になる。
パターン１６を除去し、さらに前記導体膜１３Ａを配線
パターン１３Ｂをマスクとしてパターニングし、配線パ
ターン１３Ｂに一致した形状および幅の配線パターンを
形成する。図６（Ａ）〜（Ｃ）の工程では、配線パター
ン１３Ｂあるいは１３Ｃを形成する工程の際に、前記導
体パターン１３Ａは層間絶縁膜１６の全面を連続して覆
うため、配線パターン１３Ｂあるいは１３Ｃを、電解め
っきにより、確実に形成することが可能になる。
【００１４】また、図６（Ｃ）に示すように所望の配線
パターンが工程（Ａ）および工程（Ｂ）の二段階で形成
されるため、配線パターン全体の高さは大きくとも、各
工程で形成される配線パターン１３Ｂあるいは１３Ｃの
厚さないし高さは小さくてもよい。このことはまた、図
６（Ａ）あるいは６（Ｂ）の工程で使われるレジストパ
ターン１４あるいは１６の厚さが薄くてもよいことを意
味しており、図５の従来の工程におけるような、レジス
トの膜厚が厚くなりすぎ配線溝の露光が困難になる問題
は生じない。
パターンが工程（Ａ）および工程（Ｂ）の二段階で形成
されるため、配線パターン全体の高さは大きくとも、各
工程で形成される配線パターン１３Ｂあるいは１３Ｃの
厚さないし高さは小さくてもよい。このことはまた、図
６（Ａ）あるいは６（Ｂ）の工程で使われるレジストパ
ターン１４あるいは１６の厚さが薄くてもよいことを意
味しており、図５の従来の工程におけるような、レジス
トの膜厚が厚くなりすぎ配線溝の露光が困難になる問題
は生じない。
【００１５】図７は、本発明により形成される配線パタ
ーンの断面構造を示す。図７を参照するに、配線パター
ン１３Ａ〜１３Ｃよりなる配線パターンは、全体として
基部と凸部とよりなる上に凸の断面形状を有し、側壁面
から出射して裏面の接地電極１２に至る電気力線が、実
質的に基部の側壁面から出射する電気力線のみとなり、
容量に関与する電気力線の数が抑制されることがわか
る。すなわち、本発明のマイクロストリップ線路によれ
ば、所望の大電流を流すのに十分な断面積を確保しつ
つ、インピーダンス中の容量成分を減少させることがで
きる。さらに、マイクロストリップ線路では、一般に配
線の高さないし厚さが変化するとインピーダンスが変化
してしまい、このため配線の幅あるいは長さを再設計す
る必要があるが、図７の配線パターンを使ったマイクロ
ストリップ線路では、基部の幅を変更することなく、か
かるインピーダンスの変化に対応することが可能にな
る。また、図７の断面構造を有する配線パターンにより
スパイラルコイルを形成する場合でも、隣接する配線パ
ターンどうしの間隔が、配線パターンの上部においては
基部におけるよりも増大するため、配線パターンの高さ
が増大した場合でも容量成分の増加はわずかである。ま
た、図６（Ｃ）あるいは図７の構造をポリイミド膜等に
より保護する場合でも、本発明では配線パターンの断面
構造が上に凸であるため、ポリイミド膜による配線パタ
ーンのステップカバレッジが向上し、このため不必要に
厚い保護膜を使用する必要がなくなる。
ーンの断面構造を示す。図７を参照するに、配線パター
ン１３Ａ〜１３Ｃよりなる配線パターンは、全体として
基部と凸部とよりなる上に凸の断面形状を有し、側壁面
から出射して裏面の接地電極１２に至る電気力線が、実
質的に基部の側壁面から出射する電気力線のみとなり、
容量に関与する電気力線の数が抑制されることがわか
る。すなわち、本発明のマイクロストリップ線路によれ
ば、所望の大電流を流すのに十分な断面積を確保しつ
つ、インピーダンス中の容量成分を減少させることがで
きる。さらに、マイクロストリップ線路では、一般に配
線の高さないし厚さが変化するとインピーダンスが変化
してしまい、このため配線の幅あるいは長さを再設計す
る必要があるが、図７の配線パターンを使ったマイクロ
ストリップ線路では、基部の幅を変更することなく、か
かるインピーダンスの変化に対応することが可能にな
る。また、図７の断面構造を有する配線パターンにより
スパイラルコイルを形成する場合でも、隣接する配線パ
ターンどうしの間隔が、配線パターンの上部においては
基部におけるよりも増大するため、配線パターンの高さ
が増大した場合でも容量成分の増加はわずかである。ま
た、図６（Ｃ）あるいは図７の構造をポリイミド膜等に
より保護する場合でも、本発明では配線パターンの断面
構造が上に凸であるため、ポリイミド膜による配線パタ
ーンのステップカバレッジが向上し、このため不必要に
厚い保護膜を使用する必要がなくなる。
【００１６】
【発明の実施の形態】［第１実施例］図８（Ａ）〜図１
０（Ｆ）は本発明の第１実施例による半導体装置の製造
工程を示す。図８（Ａ）を参照するに、接地電極２２が
一様に形成された半絶縁性ＧａＡｓ基板１１の上面に
は、ＴｉＷよりなるバリア層（２３Ａ）1 とＡｕよりな
る導電層（２３Ａ）2 とを積層したＡｕ／ＴｉＷ膜２３
Ａがスパッタにより、実質的に一様な厚さに形成され
る。典型的な例では、前記Ａｕ／ＴｉＷ膜２３Ａ中にお
いて前記ＴｉＷ膜（２３Ａ）1 およびＡｕ膜（２３Ａ）
2 は、いずれも約１００ｎｍの厚さを有する。さらに、
図８（Ａ）の工程では前記Ａｕ／ＴｉＷ膜２３Ａ上にポ
ジティブ型レジスト膜２４が塗布・形成され、所望の配
線パターンの露光の後、好ましくは１３５°Ｃ以下の第
１の温度で熱処理される。さらに前記熱処理工程の後、
前記レジスト膜２４を現像することにより、所望の配線
パターンに対応する溝ないし開口部２４Ａが、レジスト
膜２４中に幅Ｗ1 で形成される。前記開口部２４Ａの形
成の後、前記レジスト膜２４は密着性を向上させるた
め、前記第１の温度よりも低い第２の温度で熱処理され
る。
０（Ｆ）は本発明の第１実施例による半導体装置の製造
工程を示す。図８（Ａ）を参照するに、接地電極２２が
一様に形成された半絶縁性ＧａＡｓ基板１１の上面に
は、ＴｉＷよりなるバリア層（２３Ａ）1 とＡｕよりな
る導電層（２３Ａ）2 とを積層したＡｕ／ＴｉＷ膜２３
Ａがスパッタにより、実質的に一様な厚さに形成され
る。典型的な例では、前記Ａｕ／ＴｉＷ膜２３Ａ中にお
いて前記ＴｉＷ膜（２３Ａ）1 およびＡｕ膜（２３Ａ）
2 は、いずれも約１００ｎｍの厚さを有する。さらに、
図８（Ａ）の工程では前記Ａｕ／ＴｉＷ膜２３Ａ上にポ
ジティブ型レジスト膜２４が塗布・形成され、所望の配
線パターンの露光の後、好ましくは１３５°Ｃ以下の第
１の温度で熱処理される。さらに前記熱処理工程の後、
前記レジスト膜２４を現像することにより、所望の配線
パターンに対応する溝ないし開口部２４Ａが、レジスト
膜２４中に幅Ｗ1 で形成される。前記開口部２４Ａの形
成の後、前記レジスト膜２４は密着性を向上させるた
め、前記第１の温度よりも低い第２の温度で熱処理され
る。
【００１７】次に、図８（Ｂ）の工程において、前記Ａ
ｕ／ＴｉＷ膜２３を電極にＡｕの電解めっきが行なわ
れ、前記開口部２４Ａに対応して第１の配線パターン２
３Ｂが形成される。図８（Ａ），（Ｂ）の工程におい
て、レジスト膜２４は典型的には４μｍの厚さに形成さ
れ、また前記第２の熱処理温度は、前記図８（Ｂ）の電
解めっき工程の温度よりも高い、約１００°Ｃの温度に
設定される。さらに、図８（Ｂ）の電解めっき工程にお
いて、前記配線パターン２３Ｂは約３．０μｍの厚さに
形成される。レジスト膜２４の厚さを上記４μｍに設定
し、またレジスト膜２４としてノボラック樹脂等の透明
性の高いレジストを使うことにより、露光時にレジスト
膜２４による光吸収が最小化され、その結果、図８
（Ａ）で形成される開口部２４Ａを、開口部２４Ａが実
質的に垂直な側壁面で画成されるように形成できる。ま
た、前記開口部２４Ａを形成するに先立って前記レジス
ト膜２４を約１３５°Ｃ以下の前記第１の温度で熱処理
することにより、現像工程の後で熱処理を前記第２の温
度で行なっても、開口部２４Ａが変形する等の問題を回
避することができる。ただし、現像前の熱処理の際、熱
処理温度が高すぎるとレジスト膜２４中において樹脂の
架橋反応が進行してしまい、あるいはレジスト中のＨ 2
Ｏが脱ガスしてしまうことにより感光反応が妨げられる
ため、先にも説明したように、第１の熱処理温度は１３
５°Ｃ以下に設定するのが好ましい。また、前記開口部
２４Ａ形成後の第２の熱処理温度は、前記開口部２４Ａ
の変形を回避するため、前記第１の熱処理温度よりも低
く設定される。
ｕ／ＴｉＷ膜２３を電極にＡｕの電解めっきが行なわ
れ、前記開口部２４Ａに対応して第１の配線パターン２
３Ｂが形成される。図８（Ａ），（Ｂ）の工程におい
て、レジスト膜２４は典型的には４μｍの厚さに形成さ
れ、また前記第２の熱処理温度は、前記図８（Ｂ）の電
解めっき工程の温度よりも高い、約１００°Ｃの温度に
設定される。さらに、図８（Ｂ）の電解めっき工程にお
いて、前記配線パターン２３Ｂは約３．０μｍの厚さに
形成される。レジスト膜２４の厚さを上記４μｍに設定
し、またレジスト膜２４としてノボラック樹脂等の透明
性の高いレジストを使うことにより、露光時にレジスト
膜２４による光吸収が最小化され、その結果、図８
（Ａ）で形成される開口部２４Ａを、開口部２４Ａが実
質的に垂直な側壁面で画成されるように形成できる。ま
た、前記開口部２４Ａを形成するに先立って前記レジス
ト膜２４を約１３５°Ｃ以下の前記第１の温度で熱処理
することにより、現像工程の後で熱処理を前記第２の温
度で行なっても、開口部２４Ａが変形する等の問題を回
避することができる。ただし、現像前の熱処理の際、熱
処理温度が高すぎるとレジスト膜２４中において樹脂の
架橋反応が進行してしまい、あるいはレジスト中のＨ 2
Ｏが脱ガスしてしまうことにより感光反応が妨げられる
ため、先にも説明したように、第１の熱処理温度は１３
５°Ｃ以下に設定するのが好ましい。また、前記開口部
２４Ａ形成後の第２の熱処理温度は、前記開口部２４Ａ
の変形を回避するため、前記第１の熱処理温度よりも低
く設定される。
【００１８】次に、図８（Ｃ）の工程において前記レジ
スト膜２４を剥離液を使って除去し、さらに図８（Ｄ）
の工程で前記導体膜２３Ａ上に前記配線パターン２３Ｂ
を覆うように、新たに第２のレジスト膜２５が典型的に
は５μｍの厚さに塗布・形成される。前記レジスト膜２
５は配線パターン２３Ｂを覆うため、膜厚をレジスト膜
２４の膜厚よりもやや厚く設定してある。堆積されたレ
ジスト膜２５はレジスト膜２４と同様に露光・現像さ
れ、その結果、前記配線パターン２３Ｂに対応して開口
部２４Ａが、幅が前記Ｗ1 よりも小さいＷ2 で形成され
る。
スト膜２４を剥離液を使って除去し、さらに図８（Ｄ）
の工程で前記導体膜２３Ａ上に前記配線パターン２３Ｂ
を覆うように、新たに第２のレジスト膜２５が典型的に
は５μｍの厚さに塗布・形成される。前記レジスト膜２
５は配線パターン２３Ｂを覆うため、膜厚をレジスト膜
２４の膜厚よりもやや厚く設定してある。堆積されたレ
ジスト膜２５はレジスト膜２４と同様に露光・現像さ
れ、その結果、前記配線パターン２３Ｂに対応して開口
部２４Ａが、幅が前記Ｗ1 よりも小さいＷ2 で形成され
る。
【００１９】図８（Ｄ）の工程では、さらに前記導体膜
２３Ａを電極にＡｕの電解めっきが行なわれ、前記開口
部２４Ａ中にＡｕよりなる配線パターン２３Ｃ（図８
（Ｅ）参照）が典型的には約３μｍの厚さに成長され
る。図８（Ｄ）の電解めっき工程においても、前記導体
膜２３Ａは前記基板２１の表面を連続的に覆っているた
め、配線パターン２３Ｃはいずれの配線パターン２３Ｂ
上にでも、確実に形成することができる。
２３Ａを電極にＡｕの電解めっきが行なわれ、前記開口
部２４Ａ中にＡｕよりなる配線パターン２３Ｃ（図８
（Ｅ）参照）が典型的には約３μｍの厚さに成長され
る。図８（Ｄ）の電解めっき工程においても、前記導体
膜２３Ａは前記基板２１の表面を連続的に覆っているた
め、配線パターン２３Ｃはいずれの配線パターン２３Ｂ
上にでも、確実に形成することができる。
【００２０】最後に、図８（Ｅ）の工程において、前記
Ａｕ／ＴｉＷ膜２３Ａを前記配線パターン２３Ｂをマス
クにして行なうイオンミリング法によりパターニングす
ることにより、前記Ａｕ／ＴｉＷ膜２３Ａは配線パター
ン２３Ｂと同一の形状および寸法を有するようにパター
ニングされる。本実施例では、配線パターン２３Ｂある
いは２３Ｃを形成する工程の際に、前記導体膜２３Ａは
基板２１の全面を連続して覆うため、配線パターン２３
Ｂあるいは２３Ｃを、電解めっきにより、確実に形成す
ることが可能になる。
Ａｕ／ＴｉＷ膜２３Ａを前記配線パターン２３Ｂをマス
クにして行なうイオンミリング法によりパターニングす
ることにより、前記Ａｕ／ＴｉＷ膜２３Ａは配線パター
ン２３Ｂと同一の形状および寸法を有するようにパター
ニングされる。本実施例では、配線パターン２３Ｂある
いは２３Ｃを形成する工程の際に、前記導体膜２３Ａは
基板２１の全面を連続して覆うため、配線パターン２３
Ｂあるいは２３Ｃを、電解めっきにより、確実に形成す
ることが可能になる。
【００２１】また、本実施例では所望の配線パターンが
二段階で形成されるため、配線パターン全体の高さは大
きくとも、各工程で形成される配線パターン２３Ｂある
いは２３Ｃの厚さないし高さは小さくてもよい。このこ
とはまた、図８（Ｂ）あるいは図８（Ｄ）で使われるレ
ジストパターン２４あるいは２５の厚さが薄くてもよい
ことを意味しており、図５の従来の工程におけるよう
な、レジストの膜厚が厚くなりすぎ配線溝の露光が困難
になる問題は生じない。
二段階で形成されるため、配線パターン全体の高さは大
きくとも、各工程で形成される配線パターン２３Ｂある
いは２３Ｃの厚さないし高さは小さくてもよい。このこ
とはまた、図８（Ｂ）あるいは図８（Ｄ）で使われるレ
ジストパターン２４あるいは２５の厚さが薄くてもよい
ことを意味しており、図５の従来の工程におけるよう
な、レジストの膜厚が厚くなりすぎ配線溝の露光が困難
になる問題は生じない。
【００２２】また、図８（Ｅ）の断面構造よりわかるよ
うに、配線パターン２３Ａ〜２３Ｃよりなる配線パター
ンは、全体として基部と凸部とよりなる上に凸の断面形
状を有し、側壁面から出射して裏面の接地電極２２に至
る電気力線が、実質的に基部の側壁面から出射する電気
力線のみとなり、容量に関与する電気力線の数が抑制さ
れることがわかる。すなわち、本発明のマイクロストリ
ップ線路によれば、所望の大電流を流すのに十分な断面
積を確保しつつ、インピーダンス中の容量成分を減少さ
せることができる。さらに、マイクロストリップ線路で
は、一般に配線の高さないし厚さが変化するとインピー
ダンスが変化してしまい、このため配線の幅あるいは長
さを再設計する必要があるが、本実施例の配線パターン
を使ったマイクロストリップ線路では、基部の幅を変更
することなく、かかるインピーダンスの変化に対応する
ことが可能になる。また、図８（Ｅ）の断面構造を有す
る配線パターンによりスパイラルコイルを形成する場合
でも、隣接する配線パターンどうしの間隔が、配線パタ
ーンの上部においては基部におけるよりも増大するた
め、配線パターンの高さが増大した場合でも容量成分の
増加はわずかである。また、図８（Ｅ）の構造をポリイ
ミド膜等により保護する場合でも、本発明では配線パタ
ーンの断面構造が上に凸であるため、矩形断面の配線パ
ターンを使った場合に比べてポリイミド膜等の保護絶縁
膜による配線パターンのステップカバレッジが向上す
る。
うに、配線パターン２３Ａ〜２３Ｃよりなる配線パター
ンは、全体として基部と凸部とよりなる上に凸の断面形
状を有し、側壁面から出射して裏面の接地電極２２に至
る電気力線が、実質的に基部の側壁面から出射する電気
力線のみとなり、容量に関与する電気力線の数が抑制さ
れることがわかる。すなわち、本発明のマイクロストリ
ップ線路によれば、所望の大電流を流すのに十分な断面
積を確保しつつ、インピーダンス中の容量成分を減少さ
せることができる。さらに、マイクロストリップ線路で
は、一般に配線の高さないし厚さが変化するとインピー
ダンスが変化してしまい、このため配線の幅あるいは長
さを再設計する必要があるが、本実施例の配線パターン
を使ったマイクロストリップ線路では、基部の幅を変更
することなく、かかるインピーダンスの変化に対応する
ことが可能になる。また、図８（Ｅ）の断面構造を有す
る配線パターンによりスパイラルコイルを形成する場合
でも、隣接する配線パターンどうしの間隔が、配線パタ
ーンの上部においては基部におけるよりも増大するた
め、配線パターンの高さが増大した場合でも容量成分の
増加はわずかである。また、図８（Ｅ）の構造をポリイ
ミド膜等により保護する場合でも、本発明では配線パタ
ーンの断面構造が上に凸であるため、矩形断面の配線パ
ターンを使った場合に比べてポリイミド膜等の保護絶縁
膜による配線パターンのステップカバレッジが向上す
る。
【００２３】また、本発明では電解めっきで配線パター
ン２３Ｂ，２３Ｃを形成する際にパターン２３Ｃの幅が
限定されているため、めっきの堆積速度が大きく、この
ため製造スループットが向上する。また、配線パターン
２３Ｃの幅が限定されるため、Ａｕの消費量も抑制でき
る。配線パターン２３Ｂと２３Ｃとの間の側方への段差
は、配線パターン２３Ｃの幅を３μｍとして、片側に
０．５μｍ以上あれば先に説明した容量成分の抑制に効
果が生じる。本実施例では前記側方への段差を、例えば
１μｍとする。
ン２３Ｂ，２３Ｃを形成する際にパターン２３Ｃの幅が
限定されているため、めっきの堆積速度が大きく、この
ため製造スループットが向上する。また、配線パターン
２３Ｃの幅が限定されるため、Ａｕの消費量も抑制でき
る。配線パターン２３Ｂと２３Ｃとの間の側方への段差
は、配線パターン２３Ｃの幅を３μｍとして、片側に
０．５μｍ以上あれば先に説明した容量成分の抑制に効
果が生じる。本実施例では前記側方への段差を、例えば
１μｍとする。
【００２４】先にも説明したように、本実施例はＧａＡ
ｓ等の化合物半導体基板上に形成される化合物半導体装
置に関するものであるが、本発明は化合物半導体装置に
限定されるものではなく、Ｓｉ半導体装置に対しても適
用可能である。また、基板２１は半導体基板に限定され
るものではなく、プリント回路基板等の多層配線基板一
般に適用可能である。 ［第２実施例］図９（Ａ）〜（Ｄ）は本発明の第２実施
例による半導体装置の製造工程を示す。ただし、図中先
に説明した部分に対応する部分には同一の参照符号を付
し、説明を省略する。
ｓ等の化合物半導体基板上に形成される化合物半導体装
置に関するものであるが、本発明は化合物半導体装置に
限定されるものではなく、Ｓｉ半導体装置に対しても適
用可能である。また、基板２１は半導体基板に限定され
るものではなく、プリント回路基板等の多層配線基板一
般に適用可能である。 ［第２実施例］図９（Ａ）〜（Ｄ）は本発明の第２実施
例による半導体装置の製造工程を示す。ただし、図中先
に説明した部分に対応する部分には同一の参照符号を付
し、説明を省略する。
【００２５】図面を参照するに、図９（Ａ），（Ｂ）の
工程は図８（Ａ），（Ｂ）の工程と実質的に同一である
が、本実施例では先の実施例の図８（Ｃ）のレジスト膜
２４を除去する工程を省略し、図９（Ｃ）の工程で図９
（Ｂ）の構造上に直接にレジスト膜２５を堆積する。本
実施例ではレジスト膜２４が図９（Ｂ）の電解めっき工
程の後も除去されないため、電解めっき工程の際にレジ
スト膜にクラックが入らないように、アクリル系のレジ
ストをレジスト膜２４に使うのが好ましい。
工程は図８（Ａ），（Ｂ）の工程と実質的に同一である
が、本実施例では先の実施例の図８（Ｃ）のレジスト膜
２４を除去する工程を省略し、図９（Ｃ）の工程で図９
（Ｂ）の構造上に直接にレジスト膜２５を堆積する。本
実施例ではレジスト膜２４が図９（Ｂ）の電解めっき工
程の後も除去されないため、電解めっき工程の際にレジ
スト膜にクラックが入らないように、アクリル系のレジ
ストをレジスト膜２４に使うのが好ましい。
【００２６】レジスト膜２４を形成した後は、先の第１
実施例と同様の工程により、図９（Ｄ）に示す構造が得
られる。本実施例では、レジスト膜２４を剥離させる工
程が省略できる以外にも、図９（Ｃ）でレジスト膜２５
を塗布・形成する際に、下地構造中に前記レジスト膜２
４が残っているため平坦で、塗布が容易になる利点が得
られる。また、これに伴い、レジスト膜２５の厚さも前
記第１実施例における場合よりも薄く設定することがで
きる。 ［第３実施例］図１０（Ａ）〜図１１（Ｅ）は、本発明
の第３実施例による、スパイラルコイルを有する半導体
装置の製造工程を示す。
実施例と同様の工程により、図９（Ｄ）に示す構造が得
られる。本実施例では、レジスト膜２４を剥離させる工
程が省略できる以外にも、図９（Ｃ）でレジスト膜２５
を塗布・形成する際に、下地構造中に前記レジスト膜２
４が残っているため平坦で、塗布が容易になる利点が得
られる。また、これに伴い、レジスト膜２５の厚さも前
記第１実施例における場合よりも薄く設定することがで
きる。 ［第３実施例］図１０（Ａ）〜図１１（Ｅ）は、本発明
の第３実施例による、スパイラルコイルを有する半導体
装置の製造工程を示す。
【００２７】図１０（Ａ）を参照するに、裏面に接地電
極３２を形成されたｎ型ＧａＡｓ基板３１上にはゲート
電極３３Ａとソースおよびドレイン電極３３Ｂ，３３Ｃ
を含むＭＥＳＦＥＴが形成されており、さらに前記ＭＥ
ＳＦＥＴに隣接してキャパシタ電極パターン３３Ｄが形
成される。本実施例による半導体装置では、前記ゲート
電極３３Ａ上には低抵抗パターン３３Ｅが形成されてい
る。
極３２を形成されたｎ型ＧａＡｓ基板３１上にはゲート
電極３３Ａとソースおよびドレイン電極３３Ｂ，３３Ｃ
を含むＭＥＳＦＥＴが形成されており、さらに前記ＭＥ
ＳＦＥＴに隣接してキャパシタ電極パターン３３Ｄが形
成される。本実施例による半導体装置では、前記ゲート
電極３３Ａ上には低抵抗パターン３３Ｅが形成されてい
る。
【００２８】前記ＭＥＳＦＥＴおよびキャパシタ電極パ
ターン３３Ｄは、前記基板３１表面に堆積されたＳｉＮ
膜３４により覆われ、さらに前記ＳｉＮ膜３４はポリイ
ミドよりなる層間絶縁膜３５により覆われている。次
に、図１０（Ｂ）の工程で、前記層間絶縁膜３５中に前
記キャパシタ電極パターン３３Ｄに対応して開口部３５
Ａを形成し、さらに図１０（Ｃ）の工程で、前記層間絶
縁膜３５上に、前記開口部３５Ａも含むようにＡｕ／Ｔ
ｉＷ構造を有する導体膜３６を形成する。さらに、前記
導体膜３６上に、前記開口部３５Ａに対応する凹部をも
埋めるように第１のレジスト膜３７をスピンコーティン
グにより塗布・形成し、形成されたレジスト膜３７をパ
ターニングして、キャパシタ電極に対応する開口部３７
Ａおよびスパイラルコイルに対応する開口部３７Ｂ，３
７Ｃをレジスト膜３７中に形成する。図１０（Ｂ）の工
程では、さらに前記レジスト膜３７中への開口部３７Ａ
〜３７Ｃの形成に引き続き、前記導体膜３６を電極にＡ
ｕの電解めっきを行ない、キャパシタ電極３８Ａおよび
スパイラルコイルパターン３８Ｂ，３８Ｃを形成する。
ターン３３Ｄは、前記基板３１表面に堆積されたＳｉＮ
膜３４により覆われ、さらに前記ＳｉＮ膜３４はポリイ
ミドよりなる層間絶縁膜３５により覆われている。次
に、図１０（Ｂ）の工程で、前記層間絶縁膜３５中に前
記キャパシタ電極パターン３３Ｄに対応して開口部３５
Ａを形成し、さらに図１０（Ｃ）の工程で、前記層間絶
縁膜３５上に、前記開口部３５Ａも含むようにＡｕ／Ｔ
ｉＷ構造を有する導体膜３６を形成する。さらに、前記
導体膜３６上に、前記開口部３５Ａに対応する凹部をも
埋めるように第１のレジスト膜３７をスピンコーティン
グにより塗布・形成し、形成されたレジスト膜３７をパ
ターニングして、キャパシタ電極に対応する開口部３７
Ａおよびスパイラルコイルに対応する開口部３７Ｂ，３
７Ｃをレジスト膜３７中に形成する。図１０（Ｂ）の工
程では、さらに前記レジスト膜３７中への開口部３７Ａ
〜３７Ｃの形成に引き続き、前記導体膜３６を電極にＡ
ｕの電解めっきを行ない、キャパシタ電極３８Ａおよび
スパイラルコイルパターン３８Ｂ，３８Ｃを形成する。
【００２９】次に、図１１（Ｄ）の工程で前記レジスト
膜３７を除去し、新たにレジスト膜３９を前記キャパシ
タ電極３８Ａおよびスパイラルコイルパターン３８Ｂ，
３８Ｃを覆うように形成する。さらに、前記レジスト膜
３９を露光・現像して前記レジスト膜３９中に前記スパ
イラルコイルパターン３８Ｂ，３８Ｃに対応した開口部
３９Ｂ，３９Ｃを、先にレジスト膜３７に形成された開
口部３７Ｂ，３７Ｃよりも小さな幅で形成し、前記導体
膜３６を電極に、再びＡｕの電解めっきを行なうことに
より、前記スパイラルコイルパターン３８Ｂ，３８Ｃ上
に、より幅の狭いスパイラルコイルパターン３９Ｂ，３
９Ｃがそれぞれ形成される。
膜３７を除去し、新たにレジスト膜３９を前記キャパシ
タ電極３８Ａおよびスパイラルコイルパターン３８Ｂ，
３８Ｃを覆うように形成する。さらに、前記レジスト膜
３９を露光・現像して前記レジスト膜３９中に前記スパ
イラルコイルパターン３８Ｂ，３８Ｃに対応した開口部
３９Ｂ，３９Ｃを、先にレジスト膜３７に形成された開
口部３７Ｂ，３７Ｃよりも小さな幅で形成し、前記導体
膜３６を電極に、再びＡｕの電解めっきを行なうことに
より、前記スパイラルコイルパターン３８Ｂ，３８Ｃ上
に、より幅の狭いスパイラルコイルパターン３９Ｂ，３
９Ｃがそれぞれ形成される。
【００３０】さらに、スパイラルコイルパターン３９
Ｂ，３９Ｃの形成の後、図１１（Ｅ）の工程において前
記レジスト膜３９を除去し、前記キャパシタ電極３８Ａ
およびスパイラルコイルパターン３８Ｂ，３８Ｃをマス
クに前記導体膜３６をイオンミリング等によりパターニ
ングした後、ポリイミド保護膜４１を堆積する。本実施
例においても、先の実施例で説明したと同様に、前記導
体膜３４が配線パターン３８Ａ〜３８Ｃあるいは配線パ
ターン３９Ｂ，３９Ｃの電解めっきによる形成工程の際
に基板２１の全面を連続して覆うため、前記配線パター
ン３８Ａ〜３８Ｃおよび３９Ｂ，３９Ｃを電解めっきに
より、確実に形成することが可能になる。
Ｂ，３９Ｃの形成の後、図１１（Ｅ）の工程において前
記レジスト膜３９を除去し、前記キャパシタ電極３８Ａ
およびスパイラルコイルパターン３８Ｂ，３８Ｃをマス
クに前記導体膜３６をイオンミリング等によりパターニ
ングした後、ポリイミド保護膜４１を堆積する。本実施
例においても、先の実施例で説明したと同様に、前記導
体膜３４が配線パターン３８Ａ〜３８Ｃあるいは配線パ
ターン３９Ｂ，３９Ｃの電解めっきによる形成工程の際
に基板２１の全面を連続して覆うため、前記配線パター
ン３８Ａ〜３８Ｃおよび３９Ｂ，３９Ｃを電解めっきに
より、確実に形成することが可能になる。
【００３１】また、本実施例においても所望の配線パタ
ーンが二段階で形成されるため、配線パターン全体の高
さは大きくとも、各工程で形成される配線パターン３８
Ａ〜３８Ｃあるいは３９Ｂ，３９Ｃの厚さないし高さは
小さくてもよい。このことはまた、図１０（Ｃ）あるい
は図１１（Ｄ）で使われるレジスト膜３７あるいは３９
の厚さが薄くてもよいことを意味しており、図５の従来
の工程におけるような、レジストの膜厚が厚くなりすぎ
配線溝の露光が困難になる問題は生じない。
ーンが二段階で形成されるため、配線パターン全体の高
さは大きくとも、各工程で形成される配線パターン３８
Ａ〜３８Ｃあるいは３９Ｂ，３９Ｃの厚さないし高さは
小さくてもよい。このことはまた、図１０（Ｃ）あるい
は図１１（Ｄ）で使われるレジスト膜３７あるいは３９
の厚さが薄くてもよいことを意味しており、図５の従来
の工程におけるような、レジストの膜厚が厚くなりすぎ
配線溝の露光が困難になる問題は生じない。
【００３２】また、図１１（Ｅ）の断面構造よりわかる
ように、配線パターン３８Ｂおよび３９Ｂあるいは３９
Ｃおよび３９Ｃよりなる配線パターンは、全体として基
部と凸部とよりなる上に凸の断面形状を有し、側壁面か
ら出射して裏面の接地電極３２に至る電気力線が、実質
的に基部の側壁面から出射する電気力線のみとなり、容
量に関与する電気力線の数が抑制されることがわかる。
すなわち、本発明のマイクロストリップ線路によれば、
所望の大電流を流すのに十分な断面積を確保しつつ、イ
ンピーダンス中の容量成分を減少させることができる。
さらに、マイクロストリップ線路では、一般に配線の高
さないし厚さが変化するとインピーダンスが変化してし
まい、このため配線の幅あるいは長さを再設計する必要
があるが、本実施例の配線パターンを使ったマイクロス
トリップ線路では、基部の幅を変更することなく、かか
るインピーダンスの変化に対応することが可能になる。
特に、図１１（Ｅ）の断面構造を有するスパイラルコイ
ルでは、隣接する配線パターンどうしの間隔が、配線パ
ターンの上部においては基部におけるよりも増大するた
め、配線パターンの高さが増大した場合でも容量成分の
増加はわずかである。また、図１１（Ｅ）の構造をポリ
イミド膜４１等により保護する場合でも、本発明では配
線パターンの断面構造が上に凸であるため、ポリイミド
膜による配線パターンのステップカバレッジが向上す
る。また、これに伴い、本実施例ではスパイラルコイル
を形成する配線パターン３８Ｂ，３８Ｃの間隔が３μｍ
程度まで減少しても、前記レジストプロセスおよび電解
めっきにより、コイルパターンを問題なく形成すること
ができる。本実施例においても、レジスト膜３７および
３９は露光および現像の際に、第１実施例で説明したと
同様な第１および第２の熱処理を施される。 ［第４実施例］図１２（Ａ）〜図１３（Ｆ）は、本発明
の第４実施例による、エアブリッジ配線構造を有する半
導体装置の製造工程を示す。
ように、配線パターン３８Ｂおよび３９Ｂあるいは３９
Ｃおよび３９Ｃよりなる配線パターンは、全体として基
部と凸部とよりなる上に凸の断面形状を有し、側壁面か
ら出射して裏面の接地電極３２に至る電気力線が、実質
的に基部の側壁面から出射する電気力線のみとなり、容
量に関与する電気力線の数が抑制されることがわかる。
すなわち、本発明のマイクロストリップ線路によれば、
所望の大電流を流すのに十分な断面積を確保しつつ、イ
ンピーダンス中の容量成分を減少させることができる。
さらに、マイクロストリップ線路では、一般に配線の高
さないし厚さが変化するとインピーダンスが変化してし
まい、このため配線の幅あるいは長さを再設計する必要
があるが、本実施例の配線パターンを使ったマイクロス
トリップ線路では、基部の幅を変更することなく、かか
るインピーダンスの変化に対応することが可能になる。
特に、図１１（Ｅ）の断面構造を有するスパイラルコイ
ルでは、隣接する配線パターンどうしの間隔が、配線パ
ターンの上部においては基部におけるよりも増大するた
め、配線パターンの高さが増大した場合でも容量成分の
増加はわずかである。また、図１１（Ｅ）の構造をポリ
イミド膜４１等により保護する場合でも、本発明では配
線パターンの断面構造が上に凸であるため、ポリイミド
膜による配線パターンのステップカバレッジが向上す
る。また、これに伴い、本実施例ではスパイラルコイル
を形成する配線パターン３８Ｂ，３８Ｃの間隔が３μｍ
程度まで減少しても、前記レジストプロセスおよび電解
めっきにより、コイルパターンを問題なく形成すること
ができる。本実施例においても、レジスト膜３７および
３９は露光および現像の際に、第１実施例で説明したと
同様な第１および第２の熱処理を施される。 ［第４実施例］図１２（Ａ）〜図１３（Ｆ）は、本発明
の第４実施例による、エアブリッジ配線構造を有する半
導体装置の製造工程を示す。
【００３３】図１２（Ａ）を参照するに、裏面に接地電
極４２を形成されたｎ型ＧａＡｓ基板４１上にはゲート
電極４３Ａとソースおよびドレイン電極４３Ｂ，４３Ｃ
を含むＭＥＳＦＥＴが形成されている。図１２（Ａ）の
工程では、さらに前記基板４１上に、前記ＭＥＳＦＥＴ
を覆うようにレジスト膜４４が形成され、さらに前記レ
ジスト膜４４を露光および現像することにより、開口部
４４Ａ，４４Ｂおよび４４Ｃが形成される。
極４２を形成されたｎ型ＧａＡｓ基板４１上にはゲート
電極４３Ａとソースおよびドレイン電極４３Ｂ，４３Ｃ
を含むＭＥＳＦＥＴが形成されている。図１２（Ａ）の
工程では、さらに前記基板４１上に、前記ＭＥＳＦＥＴ
を覆うようにレジスト膜４４が形成され、さらに前記レ
ジスト膜４４を露光および現像することにより、開口部
４４Ａ，４４Ｂおよび４４Ｃが形成される。
【００３４】次に、図１２（Ｂ）の工程において図１２
（Ａ）の構造を熱処理することにより前記レジスト膜４
４をリフローさせ、前記開口部４４Ａ〜４４Ｃを平滑な
湾曲面で画成されるように変形する。次に、図１２
（Ｃ）の工程において、図１２（Ｂ）の構造上に、前記
Ａｕ／ＴｉＷ構造を有する導体膜４５Ａをスパッタリン
グにより、一様に堆積する。
（Ａ）の構造を熱処理することにより前記レジスト膜４
４をリフローさせ、前記開口部４４Ａ〜４４Ｃを平滑な
湾曲面で画成されるように変形する。次に、図１２
（Ｃ）の工程において、図１２（Ｂ）の構造上に、前記
Ａｕ／ＴｉＷ構造を有する導体膜４５Ａをスパッタリン
グにより、一様に堆積する。
【００３５】さらに図１２（Ｄ）の工程において、先の
実施例で説明したレジスト膜（図示せず）を使った２段
階めっき工程により、前記導体膜４５Ａ上に下側配線パ
ターン４５Ｂおよび４５Ｃを形成する。さらに、図１２
（Ｅ）の工程において、前記２段階めっき工程で使われ
たレジスト膜および基板４１上のレジスト膜４４をアッ
シングにより除去し、中空のエアブリッジ配線を形成す
る。図１２（Ｆ）に示すように、このようにして形成さ
れたエアブリッジ配線パターンは、導体膜４５Ａおよび
その上の配線パターン４５Ｂよりなる基部の幅が広く、
上部配線パターン４５Ｃの幅が狭い断面構造を有する。
ただし、図１２（Ｆ）は図１２（Ｅ）中、線Ａ−Ｂに沿
った断面図を示す。
実施例で説明したレジスト膜（図示せず）を使った２段
階めっき工程により、前記導体膜４５Ａ上に下側配線パ
ターン４５Ｂおよび４５Ｃを形成する。さらに、図１２
（Ｅ）の工程において、前記２段階めっき工程で使われ
たレジスト膜および基板４１上のレジスト膜４４をアッ
シングにより除去し、中空のエアブリッジ配線を形成す
る。図１２（Ｆ）に示すように、このようにして形成さ
れたエアブリッジ配線パターンは、導体膜４５Ａおよび
その上の配線パターン４５Ｂよりなる基部の幅が広く、
上部配線パターン４５Ｃの幅が狭い断面構造を有する。
ただし、図１２（Ｆ）は図１２（Ｅ）中、線Ａ−Ｂに沿
った断面図を示す。
【００３６】本実施例によるエアブリッジ構造では、図
１３（Ｅ）の状態でレジスト膜４１を除去しても、薄肉
の導体膜４５Ａがエアブリッジ配線構造の側縁に露出す
ることがなく、導体膜４５Ａの破損や変形等の問題を回
避することができる。 ［第５実施例］図１４（Ａ），（Ｂ）は本発明の第５実
施例による、スパイラルコイルを有する半導体装置の構
成を示す。ただし、図１４（Ａ）は平面図を、図１４
（Ｂ）は図１４（Ａ）中、線Ａ−Ａ’に沿った断面図を
示す。
１３（Ｅ）の状態でレジスト膜４１を除去しても、薄肉
の導体膜４５Ａがエアブリッジ配線構造の側縁に露出す
ることがなく、導体膜４５Ａの破損や変形等の問題を回
避することができる。 ［第５実施例］図１４（Ａ），（Ｂ）は本発明の第５実
施例による、スパイラルコイルを有する半導体装置の構
成を示す。ただし、図１４（Ａ）は平面図を、図１４
（Ｂ）は図１４（Ａ）中、線Ａ−Ａ’に沿った断面図を
示す。
【００３７】図１４（Ａ）の平面図を参照するに、スパ
イラルコイルは下側配線パターン５１と上側のスパイラ
ルコイルパターン５２とよりなり、下側配線パターン５
１とスパイラルコイルパターン５２とはコンタクトホー
ル５１Ａにおいて電気的に接続されている。図１４
（Ｂ）の断面図を参照するに、前記半導体装置は裏側接
地電極５４を形成された基板５３上に形成されており、
前記下側配線パターン５１は前記基板５３上を延在す
る。さらに、前記下側配線パターン５１は前記基板５１
上の層間絶縁膜５５により覆われており、前記層間絶縁
膜５５中には前記下側配線パターン５１を露出するコン
タクトホール５５Ａが、図１４（Ａ）のコンタクトホー
ル５１Ａに対応して形成される。
イラルコイルは下側配線パターン５１と上側のスパイラ
ルコイルパターン５２とよりなり、下側配線パターン５
１とスパイラルコイルパターン５２とはコンタクトホー
ル５１Ａにおいて電気的に接続されている。図１４
（Ｂ）の断面図を参照するに、前記半導体装置は裏側接
地電極５４を形成された基板５３上に形成されており、
前記下側配線パターン５１は前記基板５３上を延在す
る。さらに、前記下側配線パターン５１は前記基板５１
上の層間絶縁膜５５により覆われており、前記層間絶縁
膜５５中には前記下側配線パターン５１を露出するコン
タクトホール５５Ａが、図１４（Ａ）のコンタクトホー
ル５１Ａに対応して形成される。
【００３８】さらに、前記層間絶縁膜５５上には、前記
コンタクトホール５５Ａの側壁面および底面を覆うよう
に、典型的にはＡｕ／ＴｉＷ構造を有する導体膜パター
ン５２Ａが、前記コンタクトホール５５Ａの形状に沿っ
て形成され、さらに前記導体膜パターン５２Ａ上に、こ
れと一致した形状と寸法の配線パターン５２Ｂが形成さ
れ、さらに前記配線パターン５２Ｂ上にはこれと一致し
た形状を有し、幅がせまい配線パターン５２Ｃが形成さ
れる。前記導体膜パターン５２Ａおよび配線パターン５
２Ｂ，５２Ｃは前記スパイラルコイルパターン５２を構
成し、図１４（Ａ）に示したように、前記コンタクトホ
ール５５Ａに一致するコンタクトホール５１Ａの回りに
巻回される。 ［第６実施例］図１５（Ａ），（Ｂ）は本発明の第６実
施例による半導体装置の構成を示す。ただし、図１５
（Ａ）は平面図を、図１５（Ｂ）は図１５（Ａ）中、線
Ｂ−Ｂ’に沿った断面図を示す。
コンタクトホール５５Ａの側壁面および底面を覆うよう
に、典型的にはＡｕ／ＴｉＷ構造を有する導体膜パター
ン５２Ａが、前記コンタクトホール５５Ａの形状に沿っ
て形成され、さらに前記導体膜パターン５２Ａ上に、こ
れと一致した形状と寸法の配線パターン５２Ｂが形成さ
れ、さらに前記配線パターン５２Ｂ上にはこれと一致し
た形状を有し、幅がせまい配線パターン５２Ｃが形成さ
れる。前記導体膜パターン５２Ａおよび配線パターン５
２Ｂ，５２Ｃは前記スパイラルコイルパターン５２を構
成し、図１４（Ａ）に示したように、前記コンタクトホ
ール５５Ａに一致するコンタクトホール５１Ａの回りに
巻回される。 ［第６実施例］図１５（Ａ），（Ｂ）は本発明の第６実
施例による半導体装置の構成を示す。ただし、図１５
（Ａ）は平面図を、図１５（Ｂ）は図１５（Ａ）中、線
Ｂ−Ｂ’に沿った断面図を示す。
【００３９】図１５（Ａ）の平面図を参照するに、本実
施例による半導体装置はゲート電極パターン６１Ａ〜６
１Ｄを含むゲートパターン６１と、前記ゲート電極パタ
ーン６１Ａ〜６１Ｄの間に配設されたオーミック電極パ
ターン６２Ａ〜６２Ｅとを含み、前記オーミック電極パ
ターン６２Ａ〜６２Ｅの各々には上層の配線パターン６
３Ａ〜６３Ｅが、それぞれのコンタクトホール６６Ａ〜
６６Ｅにおいて接続されている。
施例による半導体装置はゲート電極パターン６１Ａ〜６
１Ｄを含むゲートパターン６１と、前記ゲート電極パタ
ーン６１Ａ〜６１Ｄの間に配設されたオーミック電極パ
ターン６２Ａ〜６２Ｅとを含み、前記オーミック電極パ
ターン６２Ａ〜６２Ｅの各々には上層の配線パターン６
３Ａ〜６３Ｅが、それぞれのコンタクトホール６６Ａ〜
６６Ｅにおいて接続されている。
【００４０】図１５（Ｂ）の断面図を参照するに、本実
施例の半導体装置は裏面接地電極６５を形成された半導
体基板６４上に形成されており、前記ゲート電極パター
ン６１Ａ〜６１Ｄを含むゲートパターン６１および前記
オーミック電極パターン６２Ａ〜６２Ｅは前記半導体基
板６４上に形成されている。前記ゲートパターン６１お
よびオーミック電極パターン６２Ａ〜６２Ｅは前記半導
体基板６４上に形成された層間絶縁膜６６により覆わ
れ、各々のオーミック電極パターン６２Ａ〜６２Ｅは前
記層間絶縁膜６６上に形成された対応する配線パターン
６３Ａ〜６３Ｅと、前記層間絶縁膜６６中のコンタクト
ホール６６Ａ〜６６Ｅにおいて接続される。
施例の半導体装置は裏面接地電極６５を形成された半導
体基板６４上に形成されており、前記ゲート電極パター
ン６１Ａ〜６１Ｄを含むゲートパターン６１および前記
オーミック電極パターン６２Ａ〜６２Ｅは前記半導体基
板６４上に形成されている。前記ゲートパターン６１お
よびオーミック電極パターン６２Ａ〜６２Ｅは前記半導
体基板６４上に形成された層間絶縁膜６６により覆わ
れ、各々のオーミック電極パターン６２Ａ〜６２Ｅは前
記層間絶縁膜６６上に形成された対応する配線パターン
６３Ａ〜６３Ｅと、前記層間絶縁膜６６中のコンタクト
ホール６６Ａ〜６６Ｅにおいて接続される。
【００４１】その際、各々の配線パターン６３Ａ〜６３
Ｅは、先の実施例の導体膜パターン２３Ａに対応する導
体膜パターン６３1 と、前記配線パターン２３Ｂに対応
する配線パターン６３2 と、前記配線パターン２３Ｃに
対応する配線パターン６３3とよりなり、前記導体膜パ
ターン６３1 と配線パターン６３2 とは同一の幅Ｗを有
し、配線パターン６３3 は前記幅Ｗよりも狭い幅を有す
る。
Ｅは、先の実施例の導体膜パターン２３Ａに対応する導
体膜パターン６３1 と、前記配線パターン２３Ｂに対応
する配線パターン６３2 と、前記配線パターン２３Ｃに
対応する配線パターン６３3とよりなり、前記導体膜パ
ターン６３1 と配線パターン６３2 とは同一の幅Ｗを有
し、配線パターン６３3 は前記幅Ｗよりも狭い幅を有す
る。
【００４２】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。
【００４３】
【発明の効果】請求項１〜１４記載の本発明の特徴によ
れば、大電流を流すことのできる断面積の大きな任意の
配線パターンを、電解めっき法により確実に、しかもイ
ンピーダンス中の容量成分を増加させることなく形成す
ることができる。
れば、大電流を流すことのできる断面積の大きな任意の
配線パターンを、電解めっき法により確実に、しかもイ
ンピーダンス中の容量成分を増加させることなく形成す
ることができる。
【図１】従来のマイクロストリップ線路の構成を示す図
である。
である。
【図２】（Ａ）〜（Ｃ）は従来のマイクロストリップ線
路の問題点を説明する図である。
路の問題点を説明する図である。
【図３】従来の別のマイクロストリップ線路の構成を示
す図である。
す図である。
【図４】（Ａ），（Ｂ）は図３のマイクロストリップ線
路の問題点を説明する図である。
路の問題点を説明する図である。
【図５】図３のマイクロストリップ線路の問題点を説明
する別の図である。
する別の図である。
【図６】（Ａ）〜（Ｃ）は本発明の原理を説明する図で
ある。
ある。
【図７】本発明の効果を説明する図である。
【図８】（Ａ）〜（Ｅ）は本発明の第１実施例による半
導体装置の製造工程を示す図である。
導体装置の製造工程を示す図である。
【図９】（Ａ）〜（Ｄ）は本発明の第２実施例による半
導体装置の製造工程を示す図である。
導体装置の製造工程を示す図である。
【図１０】（Ａ）〜（Ｃ）は本発明の第３実施例による
半導体装置の製造工程を示す図（その１）である。
半導体装置の製造工程を示す図（その１）である。
【図１１】（Ｄ），（Ｅ）は本発明の第３実施例による
半導体装置の製造工程を示す図（その２）である。
半導体装置の製造工程を示す図（その２）である。
【図１２】（Ａ）〜（Ｃ）は本発明の第４実施例による
半導体装置の製造工程を示す図（その１）である。
半導体装置の製造工程を示す図（その１）である。
【図１３】（Ｄ）〜（Ｆ）は本発明の第４実施例による
半導体装置の製造工程を示す図（その２）である。
半導体装置の製造工程を示す図（その２）である。
【図１４】（Ａ），（Ｂ）は本発明の第５実施例による
半導体装置を示すそれぞれ平面図および断面図である。
半導体装置を示すそれぞれ平面図および断面図である。
【図１５】（Ａ），（Ｂ）は本発明の第６実施例による
半導体装置を示すそれぞれ平面図および断面図である。
半導体装置を示すそれぞれ平面図および断面図である。
１１，２１，３１，４１，５３，６４ 基板 １２，２２，３２，４２．５４，６５ 接地電極 １３，１３Ｂ，１３Ｃ，２３Ｂ，２３Ｃ，４５Ｂ，４５
Ｃ，６３Ａ〜６３Ｅ，６３2 ，６３3 配線パターン １３Ａ，２３Ａ，３６，４５Ａ，５２Ａ，６３1 導体
膜 １４，１６，２４，２５，３７，３９ レジスト膜 １４ｘ 残さ １５，３３Ｄ，５１ 下側配線パターン １６，３５，５５，６６ 層間絶縁膜 １６Ａ，２４Ａ，２５Ａ，３７Ａ〜３７Ｃ，３９Ｂ，３
９Ｃ，４４Ａ〜４４Ｃレジスト開口部 （２３Ａ）1 通電膜 （２３Ａ）2 バリア膜 ３３Ａ，４３Ａ，６１Ａ〜６１Ｄ ゲート電極 ３３Ｂ，３３Ｃ，４３Ｂ，４３Ｃ，６２Ａ〜６２Ｅ オ
ーミック電極 ３３Ｅ 低抵抗電極 ３４ ＳｉＮ膜 ３５Ａ，５１Ａ，５５Ａ，６６Ａ〜６６Ｅ コンタクト
ホール ３８Ａ キャパシタ電極 ３８Ｂ，３８Ｃ，５２Ｂ スパイラルコイル下側パター
ン ４０Ｂ，４０Ｃ，５２Ｃ スパイラルコイル上側パター
ン ４１ ポリイミド保護膜 ５２ スパイラルコイルパターン ６１ ゲートパターン
Ｃ，６３Ａ〜６３Ｅ，６３2 ，６３3 配線パターン １３Ａ，２３Ａ，３６，４５Ａ，５２Ａ，６３1 導体
膜 １４，１６，２４，２５，３７，３９ レジスト膜 １４ｘ 残さ １５，３３Ｄ，５１ 下側配線パターン １６，３５，５５，６６ 層間絶縁膜 １６Ａ，２４Ａ，２５Ａ，３７Ａ〜３７Ｃ，３９Ｂ，３
９Ｃ，４４Ａ〜４４Ｃレジスト開口部 （２３Ａ）1 通電膜 （２３Ａ）2 バリア膜 ３３Ａ，４３Ａ，６１Ａ〜６１Ｄ ゲート電極 ３３Ｂ，３３Ｃ，４３Ｂ，４３Ｃ，６２Ａ〜６２Ｅ オ
ーミック電極 ３３Ｅ 低抵抗電極 ３４ ＳｉＮ膜 ３５Ａ，５１Ａ，５５Ａ，６６Ａ〜６６Ｅ コンタクト
ホール ３８Ａ キャパシタ電極 ３８Ｂ，３８Ｃ，５２Ｂ スパイラルコイル下側パター
ン ４０Ｂ，４０Ｃ，５２Ｃ スパイラルコイル上側パター
ン ４１ ポリイミド保護膜 ５２ スパイラルコイルパターン ６１ ゲートパターン
フロントページの続き Ｆターム(参考） 5F033 AA04 AA05 AA73 BA15 BA16 BA35 BA38 CA03 EA36 FA03 5F102 FA02 GA05 GA18 GK05 GL05 HC11 HC21 HC30 5J014 CA02 CA53
Claims (14)
- 【請求項１】 基板上に形成されたマイクロストリップ
線路であって、 前記基板上に形成された第１の導体パターンと、 前記第１の導体パターン上に形成され、前記第１の導体
パターンと同一の幅と形状を有する第２の導体パターン
と、 前記第２の導体パターン上に形成され、前記第２の導体
パターンの幅よりも小さい幅を有する第３の導体パター
ンと含むことを特徴とするマイクロストリップ線路。 - 【請求項２】 前記第１の導体パターンと前記第２の導
体パターンとは、共通の側壁面で画成されていることを
特徴とする請求項１記載のマイクロストリップ線路。 - 【請求項３】 前記第２および第３の導体パターンは同
一の導電性材料より形成され、前記第１の導体パターン
は別の導電性材料より形成されることを特徴とする請求
項１記載のマイクロストリップ線路。 - 【請求項４】 互いに対向する第１および第２の主面を
有する基板と、 前記基板上に、前記第２の主面を実質的に覆うように形
成された導体層と、 前記基板の前記第１の主面上に形成された第１の導体パ
ターンと、 前記第１の導体パターン上に形成され、前記第１の導体
パターンと同一の幅と形状を有する第２の導体パターン
と、 前記第２の導体パターン上に形成され、前記第２の導体
パターンの幅よりも小さい幅を有する第３の導体パター
ンと含むことを特徴とする半導体装置。 - 【請求項５】 前記第１の導体パターンと前記第２の導
体パターンとは、共通の側壁面で画成されていることを
特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記第２および第３の導体パターンは同
一の導電性材料より形成され、前記第１の導体パターン
は別の導電性材料より形成されることを特徴とする請求
項４記載の半導体装置。 - 【請求項７】 前記第１〜第３の導体パターンは、前記
基板上においてエアブリッジを形成することを特徴とす
る請求項４〜６のうち、いずれか一項記載の半導体装
置。 - 【請求項８】 前記基板上には層間絶縁膜が形成されて
おり、前記第１の導体パターンは、前記層間絶縁膜の表
面、および前記層間絶縁膜中に形成されたコンタクトホ
ールの側壁面および底面を連続して覆うように形成され
ることを特徴とする請求項４〜６のうち、いずれか一項
記載の半導体装置。 - 【請求項９】 マイクロストリップ線路を有する半導体
装置の製造方法において、 基板上に金属膜を形成する工程と、 前記金属膜上に、所望の配線パターンに対応した形状を
有し、第１の幅を有する第１の溝を形成された第１のレ
ジストパターンを形成する工程と、 前記第１のレジストパターンをマスクに、前記金属膜上
に、前記第１の溝に対応して前記第１の幅を有する第１
の配線パターンを形成する工程と、 前記第１の配線パターン上に、前記所望の配線パターン
に対応した形状を有し、前記第１の幅よりも小さい第２
の幅を有する第２の溝を形成された第２のレジストパタ
ーンを形成する工程と、 前記第２のレジストパターンをマスクに、前記第１の配
線パターン上に、前記第２の溝に対応して前記第２の幅
を有する第２の配線パターンを形成する工程と、 前記金属膜を、前記第１の配線パターンをマスクにパタ
ーニングする工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項１０】 さらに、前記第１の配線パターンを形
成する工程の後、前記第２のレジストパターンを形成す
る工程よりも前に、前記第１のレジストパターンを除去
する工程を含むことを特徴とする請求項９記載の半導体
装置の製造方法。 - 【請求項１１】 前記第２のレジストパターンは、前記
第１のレジストパターン上に、前記第２の溝が前記第１
の溝の内側に位置するように形成されることを特徴とす
る請求項９記載の半導体装置の製造方法。 - 【請求項１２】 マイクロストリップ線路の製造方法に
おいて、 基板上に金属膜を形成する工程と、 前記金属膜上に、所望の配線パターンに対応した形状を
有し、第１の幅を有する第１の溝を形成された第１のレ
ジストパターンを形成する工程と、 前記第１のレジストパターンをマスクに、前記金属膜上
に、前記第１の溝に対応して前記第１の幅を有する第１
の配線パターンを形成する工程と、 前記第１の配線パターン上に、前記所望の配線パターン
に対応した形状を有し、前記第１の幅よりも小さい第２
の幅を有する第２の溝を形成された第２のレジストパタ
ーンを形成する工程と、 前記第２のレジストパターンをマスクに、前記第１の配
線パターン上に、前記第２の溝に対応して前記第２の幅
を有する第２の配線パターンを形成する工程と、 前記金属膜を、前記第１の配線パターンをマスクにパタ
ーニングする工程とを含むことを特徴とするマイクロス
トリップ線路の製造方法。 - 【請求項１３】 さらに、前記第１の配線パターンを形
成する工程の後、前記第２のレジストパターンを形成す
る工程よりも前に、前記第１のレジストパターンを除去
する工程を含むことを特徴とする請求項１２記載のマイ
クロストリップ線路の製造方法。 - 【請求項１４】 前記第２のレジストパターンは、前記
第１のレジストパターン上に、前記第２の溝が前記第１
の溝の内側に位置するように形成されることを特徴とす
る請求項１２記載のマイクロストリップ線路の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20561998A JP3450713B2 (ja) | 1998-07-21 | 1998-07-21 | 半導体装置およびその製造方法、マイクロストリップ線路の製造方法 |
| US09/345,384 US6504189B1 (en) | 1998-07-21 | 1999-06-30 | Semiconductor device having a microstrip line |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20561998A JP3450713B2 (ja) | 1998-07-21 | 1998-07-21 | 半導体装置およびその製造方法、マイクロストリップ線路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000036496A true JP2000036496A (ja) | 2000-02-02 |
| JP3450713B2 JP3450713B2 (ja) | 2003-09-29 |
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ID=16509890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20561998A Expired - Fee Related JP3450713B2 (ja) | 1998-07-21 | 1998-07-21 | 半導体装置およびその製造方法、マイクロストリップ線路の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6504189B1 (ja) |
| JP (1) | JP3450713B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8134221B2 (en) | 2008-07-11 | 2012-03-13 | Murata Manufacturing Co., Ltd. | Inductor and filter |
| JP2012089867A (ja) * | 2003-12-17 | 2012-05-10 | International Rectifier Corp | 電極規定層を包含する窒化ガリウム材料デバイスおよびその形成方法 |
| JP2015185783A (ja) * | 2014-03-26 | 2015-10-22 | 三菱電機株式会社 | 半導体装置、および半導体装置の製造方法 |
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| US6693033B2 (en) * | 2000-02-10 | 2004-02-17 | Motorola, Inc. | Method of removing an amorphous oxide from a monocrystalline surface |
| WO2002009187A2 (en) * | 2000-07-24 | 2002-01-31 | Motorola, Inc. | Heterojunction tunneling diodes and process for fabricating same |
| US6651324B1 (en) * | 2000-11-06 | 2003-11-25 | Viasystems Group, Inc. | Process for manufacture of printed circuit boards with thick copper power circuitry and thin copper signal circuitry on the same layer |
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| US7019332B2 (en) * | 2001-07-20 | 2006-03-28 | Freescale Semiconductor, Inc. | Fabrication of a wavelength locker within a semiconductor structure |
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- 1998-07-21 JP JP20561998A patent/JP3450713B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-30 US US09/345,384 patent/US6504189B1/en not_active Expired - Fee Related
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