JPH07273118A - 配線、電極の形成方法 - Google Patents
配線、電極の形成方法Info
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- JPH07273118A JPH07273118A JP6056895A JP5689594A JPH07273118A JP H07273118 A JPH07273118 A JP H07273118A JP 6056895 A JP6056895 A JP 6056895A JP 5689594 A JP5689594 A JP 5689594A JP H07273118 A JPH07273118 A JP H07273118A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Abstract
(57)【要約】
【目的】 同種金属上の鍍金となる様にし、さらに電解
鍍金に用いる電流供給下地金属を形成した鍍金金属など
に影響を与えることなく除去する。 【構成】 電解鍍金のための下地金属を鍍金金属に対し
て選択除去可能な金属にする。鍍金マスクを鍍金される
配線の内側に開口部をもつように形成し、鍍金前にこれ
をマスクとして下地金属をエッチングし、マスク底部に
鍍金される配線の再表面が露出するようにする。この状
態で鍍金する。 【効果】 厚膜化のための鍍金が同種金属上の鍍金とな
り密着性に富み、表面状態を含め良好な鍍金金属を析出
することができる。また、下地金属除去時に形成した金
属への影響が全くないため精度良くパターンが再現性高
く形成できる。また、高価なイオンミリング装置を用い
ず、危険なシアン系化合物を用いることなく全工程を行
える。
鍍金に用いる電流供給下地金属を形成した鍍金金属など
に影響を与えることなく除去する。 【構成】 電解鍍金のための下地金属を鍍金金属に対し
て選択除去可能な金属にする。鍍金マスクを鍍金される
配線の内側に開口部をもつように形成し、鍍金前にこれ
をマスクとして下地金属をエッチングし、マスク底部に
鍍金される配線の再表面が露出するようにする。この状
態で鍍金する。 【効果】 厚膜化のための鍍金が同種金属上の鍍金とな
り密着性に富み、表面状態を含め良好な鍍金金属を析出
することができる。また、下地金属除去時に形成した金
属への影響が全くないため精度良くパターンが再現性高
く形成できる。また、高価なイオンミリング装置を用い
ず、危険なシアン系化合物を用いることなく全工程を行
える。
Description
【0001】
【産業上の利用分野】本発明は、配線、電極を用いる電
気回路の製造方法に関する。
気回路の製造方法に関する。
【0002】
【従来の技術】近年、高周波回路の応用分野が広がると
ともに回路の小型化への要求が強まっている。特に、半
導体では受動素子まで集積されたMMIC化が進められ
ている。また、半導体モジュールとしての小型化も同様
であり、実装基板上の受動素子小型化が望まれている。
これらの小型化を進める上で重要な要素の1つとして回
路内の配線および電極での損失の低減が挙げられる。回
路素子を小型化する最も一般的な手法は各素子の面積を
低減することである。つまり、配線抵抗、電極抵抗は上
がる方向である。元々、これらの配線、電極は金(A
u)を用いて抵抗を小さくしている。しかしながら通
常、Auの電極、配線を一回の形成工程で厚くすること
は難しい。そこでその解決策として、配線、電極を一回
薄く形成し、さらにその上に鍍金によって金属を積みま
す方法が用いられている。当然、鍍金する金属材料は低
抵抗金属、例えばAuである。
ともに回路の小型化への要求が強まっている。特に、半
導体では受動素子まで集積されたMMIC化が進められ
ている。また、半導体モジュールとしての小型化も同様
であり、実装基板上の受動素子小型化が望まれている。
これらの小型化を進める上で重要な要素の1つとして回
路内の配線および電極での損失の低減が挙げられる。回
路素子を小型化する最も一般的な手法は各素子の面積を
低減することである。つまり、配線抵抗、電極抵抗は上
がる方向である。元々、これらの配線、電極は金(A
u)を用いて抵抗を小さくしている。しかしながら通
常、Auの電極、配線を一回の形成工程で厚くすること
は難しい。そこでその解決策として、配線、電極を一回
薄く形成し、さらにその上に鍍金によって金属を積みま
す方法が用いられている。当然、鍍金する金属材料は低
抵抗金属、例えばAuである。
【0003】図2にAu鍍金を用いた厚膜化の従来の製
造方法を示す。まず、第一の金属層を鍍金以外の方法で
形成する。このときの形成方法は、金属膜を厚く形成す
ることはできないがパターン形成精度の高い方法を用い
る。例えば、リフトオフ法やイオンミリングを用いたエ
ッチングなど。この第一の金属層の厚さは1〜2μであ
る。この第一の金属槽は配線として島状分離して形成さ
れている。後の鍍金工程は電解鍍金を行うため、全ての
第一金属層を電気的につなぐ必要があり、全面に金属層
(鍍金用下地)を形成する。この金属層は後の工程で鍍
金の析出電極となる。このため、この金属は鍍金する金
属が成長できる金属でなければならない。一般に、密着
良く、滑らかな表面を得ることのできる下地金属は鍍金
しようとする金属と同種の金属である。Auの場合、最
も望ましい下地金属はAuである。Au鍍金の場合に限
定すればPt,PdなどもAuほどではないが、他の金
属よりは良い鍍金ができる。タングステンなどの金属を
用いた場合には密着が悪くすぐにはがれることが多い。
また、析出するAuも粒径が大きく表面状態が悪い抵抗
の高いAu層が鍍金されてしまった。従来、電気回路の
配線電極ではAuを用いることが多く下地金属もAuが
用いられていた(図2(a))。さらに選択的に鍍金を
行うため、鍍金を行わない領域にマスクを形成する。マ
スクは絶縁物であればよく、例えばホトレジストなどで
形成する。マスク形成後、前記の鍍金用下地金属(A
u)を陰極として電解鍍金を行う。鍍金する厚さは、少
なくとも鍍金用下地電極層よりも十分に厚くする。(図
2(b))。鍍金を行った後にマスクのホトレジストを
有機溶剤などで全面除去する。さらに、下地金属を除去
しなければならない(図2(c))。しかしながら、A
uは最も除去が難しい金属の一つである。従来はこの除
去に2つの方法が用いられていた。1つは、イオンミリ
ングによって全面をエッチングする。もう1つは、シア
ン系化合物を用いてやはり全面をエッチングするという
方法である。いずれの場合もエッチングする時の表面は
全てAuが露出した状態であるため、下地金属を鍍金し
た領域と選択的に除去することが難しく、その厚さの差
だけを利用していた。つまり、鍍金された部分が多少エ
ッチングされることは無視して下地を除去していた。こ
のため、下地除去時の多少の工程パラメータ、例えばエ
ッチング時間や温度などが変動した場合に、鍍金した領
域がかなりエッチング11されてしまい最悪の場合には
鍍金Auがなくなってしまうことさえあった(図2
(d))。特に、配線幅が狭く下地金属の2倍に近い線
幅の配線ではこれが顕著であった。さらに、イオンミリ
ングを用いる場合にはその装置が高価であるため製造コ
ストが上昇してしまった。一方、シアンは有毒物質であ
り鍍金液は非シアン系のものが使われつつある。にもか
かわらず最終工程でシアンを使わざるを得ないため、そ
の廃棄など安全対策のコストを低減できなくなるなどの
問題もあった。
造方法を示す。まず、第一の金属層を鍍金以外の方法で
形成する。このときの形成方法は、金属膜を厚く形成す
ることはできないがパターン形成精度の高い方法を用い
る。例えば、リフトオフ法やイオンミリングを用いたエ
ッチングなど。この第一の金属層の厚さは1〜2μであ
る。この第一の金属槽は配線として島状分離して形成さ
れている。後の鍍金工程は電解鍍金を行うため、全ての
第一金属層を電気的につなぐ必要があり、全面に金属層
(鍍金用下地)を形成する。この金属層は後の工程で鍍
金の析出電極となる。このため、この金属は鍍金する金
属が成長できる金属でなければならない。一般に、密着
良く、滑らかな表面を得ることのできる下地金属は鍍金
しようとする金属と同種の金属である。Auの場合、最
も望ましい下地金属はAuである。Au鍍金の場合に限
定すればPt,PdなどもAuほどではないが、他の金
属よりは良い鍍金ができる。タングステンなどの金属を
用いた場合には密着が悪くすぐにはがれることが多い。
また、析出するAuも粒径が大きく表面状態が悪い抵抗
の高いAu層が鍍金されてしまった。従来、電気回路の
配線電極ではAuを用いることが多く下地金属もAuが
用いられていた(図2(a))。さらに選択的に鍍金を
行うため、鍍金を行わない領域にマスクを形成する。マ
スクは絶縁物であればよく、例えばホトレジストなどで
形成する。マスク形成後、前記の鍍金用下地金属(A
u)を陰極として電解鍍金を行う。鍍金する厚さは、少
なくとも鍍金用下地電極層よりも十分に厚くする。(図
2(b))。鍍金を行った後にマスクのホトレジストを
有機溶剤などで全面除去する。さらに、下地金属を除去
しなければならない(図2(c))。しかしながら、A
uは最も除去が難しい金属の一つである。従来はこの除
去に2つの方法が用いられていた。1つは、イオンミリ
ングによって全面をエッチングする。もう1つは、シア
ン系化合物を用いてやはり全面をエッチングするという
方法である。いずれの場合もエッチングする時の表面は
全てAuが露出した状態であるため、下地金属を鍍金し
た領域と選択的に除去することが難しく、その厚さの差
だけを利用していた。つまり、鍍金された部分が多少エ
ッチングされることは無視して下地を除去していた。こ
のため、下地除去時の多少の工程パラメータ、例えばエ
ッチング時間や温度などが変動した場合に、鍍金した領
域がかなりエッチング11されてしまい最悪の場合には
鍍金Auがなくなってしまうことさえあった(図2
(d))。特に、配線幅が狭く下地金属の2倍に近い線
幅の配線ではこれが顕著であった。さらに、イオンミリ
ングを用いる場合にはその装置が高価であるため製造コ
ストが上昇してしまった。一方、シアンは有毒物質であ
り鍍金液は非シアン系のものが使われつつある。にもか
かわらず最終工程でシアンを使わざるを得ないため、そ
の廃棄など安全対策のコストを低減できなくなるなどの
問題もあった。
【0004】
【発明が解決しようとする課題】本発明は、上記に述べ
た従来の問題点、Au鍍金を行う為に、これに適した下
地金属(Au、Pt)を用いると鍍金終了後の下地金属
除去を選択的に行うことが難しいという問題を非常に安
価で安全な方法で解決するものである。
た従来の問題点、Au鍍金を行う為に、これに適した下
地金属(Au、Pt)を用いると鍍金終了後の下地金属
除去を選択的に行うことが難しいという問題を非常に安
価で安全な方法で解決するものである。
【0005】
【課題を解決するための手段】本発明は、下地金属を鍍
金しようとする金属と選択除去可能な金属を用い、かつ
析出表面は鍍金金属と相性のいい金属を用いるというも
のである。Au鍍金を行うならば鍍金により厚膜化する
元の配線の最上層をAuにする。さらに、電解鍍金のた
めの下地金属をAuと選択除去可能な金属例えばタング
ステンにする。
金しようとする金属と選択除去可能な金属を用い、かつ
析出表面は鍍金金属と相性のいい金属を用いるというも
のである。Au鍍金を行うならば鍍金により厚膜化する
元の配線の最上層をAuにする。さらに、電解鍍金のた
めの下地金属をAuと選択除去可能な金属例えばタング
ステンにする。
【0006】
【作用】厚膜化しようとする元配線の表面を鍍金する金
属と同じものにしておく。この表面が後の鍍金工程での
鍍金の析出表面となる。このため、密着性、表面状態が
良好な鍍金が得られる。さらに鍍金のための下地金属
を、元配線及び鍍金金属と選択除去可能な金属にしてお
く。この下地金属は電解鍍金の通電のみ使用され鍍金の
析出表面とならない。下地金属除去時には選択的に除去
可能である。特にAu鍍金時にはAu以外の金属を用い
ることが可能になるため、高価な装置、危険なシアン系
化合物を用いることなく選択除去ができる。
属と同じものにしておく。この表面が後の鍍金工程での
鍍金の析出表面となる。このため、密着性、表面状態が
良好な鍍金が得られる。さらに鍍金のための下地金属
を、元配線及び鍍金金属と選択除去可能な金属にしてお
く。この下地金属は電解鍍金の通電のみ使用され鍍金の
析出表面とならない。下地金属除去時には選択的に除去
可能である。特にAu鍍金時にはAu以外の金属を用い
ることが可能になるため、高価な装置、危険なシアン系
化合物を用いることなく選択除去ができる。
【0007】
【実施例】図1に本発明の一実施例を説明する図を示
す。これを用いながら本発明の骨子を説明する。基板
(1)例えばGaAs上に酸化膜を堆積したもの、この
表面に第一の配線(2)を従来の形成方法、例えばリフ
トオフ法などを用いて形成する。この時の配線構造は、
最上層表面が後に鍍金する金属と同種の金属になるよう
にする。本実施例では、Ti/Mo/Auからなる積層
構造で最上層としてAuを選んだ。膜厚はそれぞれ5/
50/1000nmとした。第一の配線を形成した後、
全面に電解鍍金工程で電流を供給するための下地金属
(2)を堆積する。この金属は鍍金金属と選択除去可能
な金属にする。また、電解鍍金のため電流を供給するか
らなるべく抵抗が小さいものが望ましい。本実施例では
気相反応によって容易にエッチング可能な金属であるタ
ングステンをスパッタ法により30nm堆積した。さら
に、鍍金する所望の領域を開口する様にホトリソグラフ
ィ技術を用いてレジストパターン(4)を形成する。こ
の、鍍金は第一の配線を厚膜化し抵抗成分を減少させる
ことが目的であるから開口部の下には必ず第一の配線が
存在している。この開口領域は図に示すように必ず第一
の配線領域の内側に入るようにする(図1(a))。
す。これを用いながら本発明の骨子を説明する。基板
(1)例えばGaAs上に酸化膜を堆積したもの、この
表面に第一の配線(2)を従来の形成方法、例えばリフ
トオフ法などを用いて形成する。この時の配線構造は、
最上層表面が後に鍍金する金属と同種の金属になるよう
にする。本実施例では、Ti/Mo/Auからなる積層
構造で最上層としてAuを選んだ。膜厚はそれぞれ5/
50/1000nmとした。第一の配線を形成した後、
全面に電解鍍金工程で電流を供給するための下地金属
(2)を堆積する。この金属は鍍金金属と選択除去可能
な金属にする。また、電解鍍金のため電流を供給するか
らなるべく抵抗が小さいものが望ましい。本実施例では
気相反応によって容易にエッチング可能な金属であるタ
ングステンをスパッタ法により30nm堆積した。さら
に、鍍金する所望の領域を開口する様にホトリソグラフ
ィ技術を用いてレジストパターン(4)を形成する。こ
の、鍍金は第一の配線を厚膜化し抵抗成分を減少させる
ことが目的であるから開口部の下には必ず第一の配線が
存在している。この開口領域は図に示すように必ず第一
の配線領域の内側に入るようにする(図1(a))。
【0008】次に、このレジストをマスクとしてレジス
ト開口部底部に露出している下地金属タングステン
(3)をCF4 を用いたRIE法でエッチング除去す
る。するとレジスト開口部底部には第一の配線の表面で
あるAuが露出する。この状態の基板に対し図1(b)
に示すように基板周囲のパターンに影響しない領域にレ
ジストマスクを破り下地金属(3)に接触するように電
流供給針(5)を立てる。さらにこれらをAuの電解鍍
金液に浸漬し、電流供給針と鍍金液の間に電圧をかけA
u鍍金を行う。この時、電流は鍍金液から露出した第一
の配線、この配線にオーバラップした下地金属タングス
テンを通って針に流れ込む。つまり、開口した全ての領
域、第一配線の表面のAu上にAuが析出する(図1
(b))。
ト開口部底部に露出している下地金属タングステン
(3)をCF4 を用いたRIE法でエッチング除去す
る。するとレジスト開口部底部には第一の配線の表面で
あるAuが露出する。この状態の基板に対し図1(b)
に示すように基板周囲のパターンに影響しない領域にレ
ジストマスクを破り下地金属(3)に接触するように電
流供給針(5)を立てる。さらにこれらをAuの電解鍍
金液に浸漬し、電流供給針と鍍金液の間に電圧をかけA
u鍍金を行う。この時、電流は鍍金液から露出した第一
の配線、この配線にオーバラップした下地金属タングス
テンを通って針に流れ込む。つまり、開口した全ての領
域、第一配線の表面のAu上にAuが析出する(図1
(b))。
【0009】Au鍍金後レジストリムーバを用いてマス
クのレジストを全面除去する。すると基板表面には鍍金
Auと下地金属タングステンが露出する(図1
(c))。この基板全面に対してCF4 /O2 を用いた
RIE法でエッチングする。すると選択的に下地金属の
タングステンのみがエッチングされ図1(d)に示すよ
うな第一の配線が鍍金により厚膜化された構造になる。
この時、タングステンのみがエッチングされるため鍍金
された領域(6)や全て鍍金されていない第一の配線も
エッチングされ細くなったり薄くなったせずもとの形状
を維持している。
クのレジストを全面除去する。すると基板表面には鍍金
Auと下地金属タングステンが露出する(図1
(c))。この基板全面に対してCF4 /O2 を用いた
RIE法でエッチングする。すると選択的に下地金属の
タングステンのみがエッチングされ図1(d)に示すよ
うな第一の配線が鍍金により厚膜化された構造になる。
この時、タングステンのみがエッチングされるため鍍金
された領域(6)や全て鍍金されていない第一の配線も
エッチングされ細くなったり薄くなったせずもとの形状
を維持している。
【0010】本発明の実施例においては、第一の配線上
にAu−Auの鍍金がされるため非常に密着良く、表面
の状態も良好なパターン精度の高い厚膜配線が形成され
た。また、その形成過程においてシアンを全く用いずに
全工程を終了した。
にAu−Auの鍍金がされるため非常に密着良く、表面
の状態も良好なパターン精度の高い厚膜配線が形成され
た。また、その形成過程においてシアンを全く用いずに
全工程を終了した。
【0011】なお本実施例は、本発明の1例にすぎず発
明の要旨さえ満たしていれば、その有効性は全く変わら
ない。例えば下地金属はタングステンに限らずMo、A
lでも良い。また、鍍金する金属もAuに限らずCu、
Agなどに対しても同じ効果を発揮する。基板も実施例
に用いたGaAsなどは基板そのものが酸に弱いなど本
発明の副次的効果が非常に良い基板であるがSi基板の
他アルミナなど実装用基板などに対しても有効であるこ
とはいうまでもない。
明の要旨さえ満たしていれば、その有効性は全く変わら
ない。例えば下地金属はタングステンに限らずMo、A
lでも良い。また、鍍金する金属もAuに限らずCu、
Agなどに対しても同じ効果を発揮する。基板も実施例
に用いたGaAsなどは基板そのものが酸に弱いなど本
発明の副次的効果が非常に良い基板であるがSi基板の
他アルミナなど実装用基板などに対しても有効であるこ
とはいうまでもない。
【0012】
【発明の効果】配線を鍍金法を用いて厚膜化する工程で
本発明を用いることにより、厚膜化のための鍍金が同種
金属上の鍍金となり密着性に富み、表面状態を含め良好
な鍍金金属を析出することができる。また、下地金属除
去時に形成した金属への影響が全くないため精度良くパ
ターンが再現性高く形成できる。また、高価なイオンミ
リング装置を用いず、危険なシアン系化合物を用いるこ
となく全工程を行える。
本発明を用いることにより、厚膜化のための鍍金が同種
金属上の鍍金となり密着性に富み、表面状態を含め良好
な鍍金金属を析出することができる。また、下地金属除
去時に形成した金属への影響が全くないため精度良くパ
ターンが再現性高く形成できる。また、高価なイオンミ
リング装置を用いず、危険なシアン系化合物を用いるこ
となく全工程を行える。
【図1】 本発明の実施例を説明するための図面。
【図2】 従来の技術を説明するための図面。
1…基板(GaAsなど) 2,8…第一の配線 3…鍍金用下地金属(例えばタングステン) 4…レジスト 5…鍍金用電流供給針 6,10…析出した鍍金金属(Au) 7…基板 9…鍍金用下地金属Au 11…下地金属の除去時にエッチングされることを示し
たもの
たもの
Claims (2)
- 【請求項1】 基板上に配線、電極を形成し、電解鍍金
の電流供給用下地金属を堆積した後、下地金属上に鍍金
する領域で開口したマスクを形成し、下地金属をエッチ
ングして配線、電極の表面を露出させ、この後、前記マ
スクを用い下地金属を電解鍍金の電流供給層として電解
鍍金により鍍金し、マスクを除去後、下地金属を鍍金部
に対して選択的に除去する配線、電極の形成方法におい
て、前記配線、電極の上層部を鍍金する金属と同種もし
くは鍍金容易な金属で構成すると共に、鍍金用下地金属
が鍍金金属に対して選択除去可能な金属で構成したこと
を特徴とする配線、電極の形成方法。 - 【請求項2】 基板がGaAsで第一の配線の最上層表
面がAuであり、鍍金用下地金属が少なくともW,M
o,Alまたはこれらを含む合金であり、鍍金金属がA
uであることを特徴とする請求項1記載の配線、電極の
形成方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6056895A JPH07273118A (ja) | 1994-03-28 | 1994-03-28 | 配線、電極の形成方法 |
US08/410,744 US5556814A (en) | 1994-03-28 | 1995-03-27 | Method of forming wirings for integrated circuits by electroplating |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6056895A JPH07273118A (ja) | 1994-03-28 | 1994-03-28 | 配線、電極の形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07273118A true JPH07273118A (ja) | 1995-10-20 |
Family
ID=13040187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6056895A Pending JPH07273118A (ja) | 1994-03-28 | 1994-03-28 | 配線、電極の形成方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5556814A (ja) |
JP (1) | JPH07273118A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6504189B1 (en) | 1998-07-21 | 2003-01-07 | Fujitsu Quantum Devices Limited | Semiconductor device having a microstrip line |
Families Citing this family (61)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5830804A (en) * | 1996-06-28 | 1998-11-03 | Cypress Semiconductor Corp. | Encapsulated dielectric and method of fabrication |
US6406939B1 (en) | 1998-05-02 | 2002-06-18 | Charles W. C. Lin | Flip chip assembly with via interconnection |
SG75841A1 (en) | 1998-05-02 | 2000-10-24 | Eriston Invest Pte Ltd | Flip chip assembly with via interconnection |
SG82591A1 (en) | 1998-12-17 | 2001-08-21 | Eriston Technologies Pte Ltd | Bumpless flip chip assembly with solder via |
SG78324A1 (en) | 1998-12-17 | 2001-02-20 | Eriston Technologies Pte Ltd | Bumpless flip chip assembly with strips-in-via and plating |
TW444236B (en) | 1998-12-17 | 2001-07-01 | Charles Wen Chyang Lin | Bumpless flip chip assembly with strips and via-fill |
US6340633B1 (en) * | 1999-03-26 | 2002-01-22 | Advanced Micro Devices, Inc. | Method for ramped current density plating of semiconductor vias and trenches |
US6294425B1 (en) * | 1999-10-14 | 2001-09-25 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors by electroplating electrodes from seed layers |
US20020000380A1 (en) * | 1999-10-28 | 2002-01-03 | Lyndon W. Graham | Method, chemistry, and apparatus for noble metal electroplating on a microelectronic workpiece |
KR100324209B1 (ko) * | 2000-01-28 | 2002-02-16 | 오길록 | 은을 이용한 인덕터 제조 방법 |
US6436734B1 (en) | 2000-08-22 | 2002-08-20 | Charles W. C. Lin | Method of making a support circuit for a semiconductor chip assembly |
US6551861B1 (en) | 2000-08-22 | 2003-04-22 | Charles W. C. Lin | Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive |
US6403460B1 (en) | 2000-08-22 | 2002-06-11 | Charles W. C. Lin | Method of making a semiconductor chip assembly |
US6350633B1 (en) | 2000-08-22 | 2002-02-26 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint |
US6402970B1 (en) | 2000-08-22 | 2002-06-11 | Charles W. C. Lin | Method of making a support circuit for a semiconductor chip assembly |
US6562657B1 (en) | 2000-08-22 | 2003-05-13 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint |
US6660626B1 (en) | 2000-08-22 | 2003-12-09 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint |
US6562709B1 (en) | 2000-08-22 | 2003-05-13 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint |
US6350386B1 (en) | 2000-09-20 | 2002-02-26 | Charles W. C. Lin | Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly |
US6350632B1 (en) | 2000-09-20 | 2002-02-26 | Charles W. C. Lin | Semiconductor chip assembly with ball bond connection joint |
US6511865B1 (en) | 2000-09-20 | 2003-01-28 | Charles W. C. Lin | Method for forming a ball bond connection joint on a conductive trace and conductive pad in a semiconductor chip assembly |
US6448108B1 (en) | 2000-10-02 | 2002-09-10 | Charles W. C. Lin | Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment |
US6544813B1 (en) | 2000-10-02 | 2003-04-08 | Charles W. C. Lin | Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment |
US7129113B1 (en) | 2000-10-13 | 2006-10-31 | Bridge Semiconductor Corporation | Method of making a three-dimensional stacked semiconductor package with a metal pillar in an encapsulant aperture |
US6949408B1 (en) | 2000-10-13 | 2005-09-27 | Bridge Semiconductor Corporation | Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps |
US7129575B1 (en) | 2000-10-13 | 2006-10-31 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped metal pillar |
US6492252B1 (en) | 2000-10-13 | 2002-12-10 | Bridge Semiconductor Corporation | Method of connecting a bumped conductive trace to a semiconductor chip |
US7190080B1 (en) | 2000-10-13 | 2007-03-13 | Bridge Semiconductor Corporation | Semiconductor chip assembly with embedded metal pillar |
US6984576B1 (en) | 2000-10-13 | 2006-01-10 | Bridge Semiconductor Corporation | Method of connecting an additively and subtractively formed conductive trace and an insulative base to a semiconductor chip |
US6576493B1 (en) | 2000-10-13 | 2003-06-10 | Bridge Semiconductor Corporation | Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps |
US6876072B1 (en) | 2000-10-13 | 2005-04-05 | Bridge Semiconductor Corporation | Semiconductor chip assembly with chip in substrate cavity |
US6576539B1 (en) | 2000-10-13 | 2003-06-10 | Charles W.C. Lin | Semiconductor chip assembly with interlocked conductive trace |
US6699780B1 (en) | 2000-10-13 | 2004-03-02 | Bridge Semiconductor Corporation | Method of connecting a conductive trace to a semiconductor chip using plasma undercut etching |
US7264991B1 (en) | 2000-10-13 | 2007-09-04 | Bridge Semiconductor Corporation | Method of connecting a conductive trace to a semiconductor chip using conductive adhesive |
US7132741B1 (en) | 2000-10-13 | 2006-11-07 | Bridge Semiconductor Corporation | Semiconductor chip assembly with carved bumped terminal |
US7071089B1 (en) | 2000-10-13 | 2006-07-04 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with a carved bumped terminal |
US6667229B1 (en) | 2000-10-13 | 2003-12-23 | Bridge Semiconductor Corporation | Method of connecting a bumped compliant conductive trace and an insulative base to a semiconductor chip |
US7319265B1 (en) | 2000-10-13 | 2008-01-15 | Bridge Semiconductor Corporation | Semiconductor chip assembly with precision-formed metal pillar |
US6548393B1 (en) | 2000-10-13 | 2003-04-15 | Charles W. C. Lin | Semiconductor chip assembly with hardened connection joint |
US6740576B1 (en) | 2000-10-13 | 2004-05-25 | Bridge Semiconductor Corporation | Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly |
US7094676B1 (en) | 2000-10-13 | 2006-08-22 | Bridge Semiconductor Corporation | Semiconductor chip assembly with embedded metal pillar |
US7075186B1 (en) | 2000-10-13 | 2006-07-11 | Bridge Semiconductor Corporation | Semiconductor chip assembly with interlocked contact terminal |
US6537851B1 (en) | 2000-10-13 | 2003-03-25 | Bridge Semiconductor Corporation | Method of connecting a bumped compliant conductive trace to a semiconductor chip |
US6673710B1 (en) | 2000-10-13 | 2004-01-06 | Bridge Semiconductor Corporation | Method of connecting a conductive trace and an insulative base to a semiconductor chip |
US7009297B1 (en) | 2000-10-13 | 2006-03-07 | Bridge Semiconductor Corporation | Semiconductor chip assembly with embedded metal particle |
US6872591B1 (en) | 2000-10-13 | 2005-03-29 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with a conductive trace and a substrate |
US7414319B2 (en) | 2000-10-13 | 2008-08-19 | Bridge Semiconductor Corporation | Semiconductor chip assembly with metal containment wall and solder terminal |
US6440835B1 (en) | 2000-10-13 | 2002-08-27 | Charles W. C. Lin | Method of connecting a conductive trace to a semiconductor chip |
US6908788B1 (en) | 2000-10-13 | 2005-06-21 | Bridge Semiconductor Corporation | Method of connecting a conductive trace to a semiconductor chip using a metal base |
US7262082B1 (en) | 2000-10-13 | 2007-08-28 | Bridge Semiconductor Corporation | Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture |
US6444489B1 (en) | 2000-12-15 | 2002-09-03 | Charles W. C. Lin | Semiconductor chip assembly with bumped molded substrate |
US6653170B1 (en) | 2001-02-06 | 2003-11-25 | Charles W. C. Lin | Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit |
US7993983B1 (en) | 2003-11-17 | 2011-08-09 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with chip and encapsulant grinding |
US7538415B1 (en) | 2003-11-20 | 2009-05-26 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped terminal, filler and insulative base |
US7425759B1 (en) | 2003-11-20 | 2008-09-16 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped terminal and filler |
US7268421B1 (en) | 2004-11-10 | 2007-09-11 | Bridge Semiconductor Corporation | Semiconductor chip assembly with welded metal pillar that includes enlarged ball bond |
US7750483B1 (en) | 2004-11-10 | 2010-07-06 | Bridge Semiconductor Corporation | Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal |
US7446419B1 (en) | 2004-11-10 | 2008-11-04 | Bridge Semiconductor Corporation | Semiconductor chip assembly with welded metal pillar of stacked metal balls |
US7494843B1 (en) | 2006-12-26 | 2009-02-24 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with thermal conductor and encapsulant grinding |
US7811863B1 (en) | 2006-10-26 | 2010-10-12 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment |
US9464362B2 (en) | 2012-07-18 | 2016-10-11 | Deca Technologies Inc. | Magnetically sealed wafer plating jig system and method |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2209216B1 (ja) * | 1972-11-30 | 1977-09-30 | Ibm | |
JP2856778B2 (ja) * | 1989-09-07 | 1999-02-10 | 株式会社東芝 | 半導体装置の配線構造 |
JPH03214736A (ja) * | 1990-01-19 | 1991-09-19 | Seiko Instr Inc | バンプめっき方法 |
US5098860A (en) * | 1990-05-07 | 1992-03-24 | The Boeing Company | Method of fabricating high-density interconnect structures having tantalum/tantalum oxide layers |
JPH0485829A (ja) * | 1990-07-26 | 1992-03-18 | Seiko Epson Corp | 半導体装置及びその製造方法 |
US5202291A (en) * | 1990-09-26 | 1993-04-13 | Intel Corporation | High CF4 flow-reactive ion etch for aluminum patterning |
JPH05109728A (ja) * | 1991-10-16 | 1993-04-30 | Nec Corp | 半導体装置の製造方法 |
JP2773578B2 (ja) * | 1992-10-02 | 1998-07-09 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-03-28 JP JP6056895A patent/JPH07273118A/ja active Pending
-
1995
- 1995-03-27 US US08/410,744 patent/US5556814A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6504189B1 (en) | 1998-07-21 | 2003-01-07 | Fujitsu Quantum Devices Limited | Semiconductor device having a microstrip line |
Also Published As
Publication number | Publication date |
---|---|
US5556814A (en) | 1996-09-17 |
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