JPH04302436A - 薄膜半導体素子及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁性基板上に少なく
とも下部電極と半導体層と上部電極とを積層した薄膜半
導体素子及びその製造方法に関するものである。

【０００２】

【従来の技術】薄膜トランジスタまたは薄膜ダイオード
等の薄膜半導体素子は、一般に、ガラス等からなる絶縁
性基板上に形成されている。

【０００３】上記薄膜トランジスタは、ゲート電極とゲ
ート絶縁膜と半導体層とソース，ドレイン電極とを積層
した構成となっており、薄膜ダイオードは、ベース電極
とＰ−Ｉ−Ｎ接合またはＰ−Ｎ接合構造の半導体層と上
部電極とを積層した構成となっている。

【０００４】図５は従来の薄膜トランジスタの断面図で
あり、ここでは逆スタガー型のものを示している。

【０００５】図５において、１はガラスからなる絶縁性
基板であり、逆スタガー型薄膜トランジスタの下部電極
であるゲート電極２Ｇは、上記基板１上に形成されてい
る。このゲート電極２Ｇは、ガラス基板１との密着性が
よい、Ｃｒ　（クロム），Ｔａ（タンタル），Ｔａ　−
Ｍｏ　（モリブデン）合金等の金属で形成されている。

【０００６】このゲート電極２Ｇは配線部（図示せず）
を有しており、この配線部も上記金属で形成されている
。

【０００７】そして、上記ゲート電極２Ｇは、基板１上
に形成したＳｉ　Ｎ（窒化シリコン）等からなるゲート
絶縁膜３で覆われており、このゲート絶縁膜３の上には
、上記ゲート電極２Ｇに対向させて、ａ−Ｓｉ　（アモ
ルファスシリコン）からなるｉ型半導体層４が形成され
ている。

【０００８】このｉ型半導体層４の両側部の上には、不
純物をドープしたｎ型のａ−Ｓｉ　からなるｎ型半導体
層５を介して、逆スタガー型薄膜トランジスタの上部電
極であるソース電極６Ｓおよびドレイン電極６Ｄが形成
されている。このソース，ドレイン電極６Ｓ，６Ｄは、
上記ｎ型半導体層５とのオーミックコンタクト性がよい
、Ｃｒ　，Ｃｕ　（銅）等の金属で形成されている。

【０００９】この薄膜トランジスタは、アクティブマト
リックス液晶表示素子の能動素子や、各種電子回路のス
イッチング素子等に用いられており、例えば上記液晶表
示素子においては、上記薄膜トランジスタのゲート電極
２Ｇの配線部は走査ラインとされ、ドレイン電極６Ｄの
配線部（図示せず）はデータラインとされ、ソース電極
６Ｓは画素電極に接続されている。

【００１０】図６は上記薄膜トランジスタの製造工程図
であり、この薄膜トランジスタは次のような工程で製造
されている。

【００１１】［工程１］まず、図６（ａ）に示すように
、基板１上に、Ｃｒ　，Ｔａ　，Ｔａ　−Ｍｏ　合金等
をスパッタリング法により堆積させて、ゲート電極用金
属膜２を成膜する。

【００１２】［工程２］次に、図６（ｂ）に示すように
、上記ゲート電極用金属膜２の上に、フォトリソグラフ
ィ法によって、ゲート電極２Ｇとその配線部の形状に応
じたパターンのレジストマスク７を形成する。

【００１３】［工程３］次に、ゲート電極用金属膜２を
エッチングによりパターニングして、図６（ｃ）に示す
ようにゲート電極２Ｇとその配線部を形成し、この後上
記レジストマスク７を剥離する。

【００１４】［工程４］次に、図６（ｄ）に示すように
、基板１上にゲート絶縁膜３と、ｉ型半導体層４と、ｎ
型半導体層５とをプラズマＣＶＤ法により順次堆積させ
、次いでその上に、Ｃｒ　，Ｃｕ　等をスパッタリング
法により堆積させて、ソース，ドレイン電極用金属膜６
を成膜する。

【００１５】［工程５］次に、図６（ｅ）に示すように
、上記ソース，ドレイン電極用金属膜６とｎ型半導体層
５およびｉ型半導体層４をフォトリソグラフィ法により
薄膜トランジスタの外形にパターニングし、さらにソー
ス，ドレイン電極用金属膜６のチャンネル領域対応部分
をエッチング除去してこの金属膜６をソース電極６Ｓと
ドレイン電極６Ｄとに分離するとともに、上記ｎ型半導
体層５のチャンネル領域対応部分をエッチング除去して
薄膜トランジスタを完成する。

【００１６】なお、上記逆スタガー型の薄膜トランジス
タには、ｉ型半導体層４のチャンネル領域の上に、ｎ型
半導体層５のチャンネル領域対応部分をエッチングする
際にｉ型半導体層４を保護するブロッキング絶縁膜を設
けているものもあり、このブロッキング絶縁膜を有する
薄膜トランジスタは、ゲート絶縁膜３の上にｉ型半導体
層４とブロッキング絶縁膜とを順次成膜し、上記ブロッ
キング絶縁膜をパターニングした後に、ｎ型半導体層５
とソース，ドレイン電極用金属膜６とを成膜してこれら
をパターニングする製造工程で製造されている。

【００１７】

【発明が解決しようとする課題】しかしながら、上記従
来の薄膜トランジスタは、その下部電極であるゲート電
極２Ｇを、基板１との密着性がよいＣｒ　，Ｔａ　，Ｔ
ａ　−Ｍｏ　合金等で形成しているため、ゲート電極２
Ｇの抵抗が高く、したがって、ゲート電極２Ｇの配線部
の長さが長いほど、配線部での電圧降下が大きくなる。

【００１８】このため、例えば大画面のアクティブマト
リックス液晶表示素子の能動素子に上記薄膜トランジス
タを用いると、ゲート電極２Ｇの配線部での電圧降下に
より走査信号が遅れてゲート電極２Ｇに印加され、高時
分割駆動したときの表示品質が悪くなる。

【００１９】しかも、従来は、上記ゲート電極２Ｇを、
上述した製造方法のように、基板１上にゲート電極用金
属膜２をスパッタリング法により成膜して、この金属膜
２をパターニングする方法で形成しているため、上記金
属膜２の成膜に大掛かりなスパッタ装置を必要とする。 また、スパッタリング法による金属膜２の成膜では、成
膜に時間がかかるだけでなく、成膜処理量も限られる。

【００２０】このため、上記従来の薄膜トランジスタは
、その下部電極であるゲート電極２Ｇの形成に要する成
膜装置の設備費が高いだけでなく、その形成能率も悪く
、したがって薄膜トランジスタの製造コストが高くなっ
てしまうという問題ももっていた。

【００２１】なお、ここでは、逆スタガー型の薄膜トラ
ンジスタについて説明したが、上記のような問題は、他
の構造の薄膜トランジスタや薄膜ダイオードにおいても
同様である。

【００２２】すなわち、従来の薄膜半導体素子では、そ
の下部電極（逆スタガー型または逆コプラナー型の薄膜
トランジスタではゲート電極、スタガー型またはコプラ
ナー型の薄膜トランジスタではソース，ドレイン電極、
薄膜ダイオードではベース電極）およびその配線部を、
基板との密着性がよい金属（Ｃｒ　，Ｔａ　，Ｔａ　−
Ｍｏ合金等）で形成しているため、下部電極の抵抗が高
くてその配線部での電圧降下が大きいし、また上記下部
電極となる金属膜をスパッタリング法によって成膜して
いるため、薄膜半導体素子の製造コストが高くなる。

【００２３】本発明の目的は、基板に対する下部電極の
密着性は十分に確保しながら、下部電極の抵抗を小さく
することができ、しかも上記下部電極を、簡単な成膜装
置でしかも能率よく形成して製造コストを低減すること
ができる、薄膜半導体素子を提供するとともに、あわせ
てその製造方法を提供することにある。

【００２４】

【課題を解決するための手段】本発明の薄膜半導体素子
は、絶縁性基板上に形成する下部電極を、前記基板との
密着性がよい金属の無電界メッキ膜からなる下地膜と、
低抵抗金属の無電界メッキ膜からなる上層膜との二層膜
としたことを特徴とするものである。

【００２５】また、本発明の薄膜半導体素子の製造方法
は、少なくとも、前記下部電極の形成工程と、前記半導
体層の形成工程と、前記上部電極の形成工程とを有し、
かつ前記下部電極は、前記基板上にこの基板面を下部電
極の形成領域を除いて覆うレジストマスクを形成する工
程と、この後前記基板上にこの基板との密着性がよい下
地金属と低抵抗金属とを順次無電界メッキにより堆積さ
せる工程と、この後前記レジストマスクを剥離して、前
記基板上に、前記下地金属の無電界メッキ膜を下地膜と
し前記低抵抗金属の無電界メッキ膜を上層膜とする下部
電極を残す工程とで形成することを特徴とするものであ
る。

【００２６】

【作用】本発明の薄膜半導体素子によれば、その下部電
極を、基板との密着性がよい金属の下地膜と低抵抗金属
からなる上層膜との二層膜としているため、この下部電
極の基板との密着性はよいし、また下部電極の抵抗も低
い。

【００２７】そして、この薄膜半導体素子では、上記下
部電極の下地膜と上層膜とをいずれも無電界メッキ膜と
しており、無電界メッキ膜は、メッキ浴に基板を浸漬す
るだけで成膜できるし、その成膜時間も短時間ですみ、
また一度に大量の基板に対する成膜処理を行うことが可
能である。したがって、上記無電界メッキ膜からなる下
部電極は、簡単な成膜装置でしかも能率よく形成できる
。

【００２８】また、本発明の薄膜半導体素子の製造方法
では、基板上にレジストマスクを形成しておいて、この
基板上に下地金属と低抵抗金属とを順次無電界メッキに
より堆積させ、この後前記レジストマスクを剥離して、
基板上に前記下地金属と低抵抗金属の無電界メッキ膜か
らなる下部電極を残す方法で薄膜半導体素子の下部電極
を形成しているため、上記無電界メッキ膜を下部電極の
形状にパターニングするエッチング工程は不要である。

【００２９】

【実施例】（第１の実施例）以下、本発明の第１の実施
例を図１および図２を参照して説明する。図１はこの実
施例の薄膜半導体素子の断面図であり、この薄膜半導体
素子は、逆スタガー型の薄膜トランジスタである。

【００３０】図１において、１１はガラスからなる絶縁
性基板であり、薄膜トランジスタの下部電極であるゲー
ト電極１２Ｇは、上記基板１１上に形成されている。

【００３１】このゲート電極１２Ｇは、ガラス基板１と
の密着性がよいＮｉ　（ニッケル），Ｃｒ　，Ｔａ　，
Ｔａ　−Ｍｏ　合金等の金属の無電界メッキ膜からなる
下地膜１２ａと、Ａｕ　（金），Ｃｕ　等の低抵抗金属
の無電界メッキ膜からなる上層膜１２ｂとの二層膜とさ
れており、このゲート電極１２Ｇの配線部（図示せず）
も、上記下地膜１２ａと上層膜１２ｂとで形成されてい
る。

【００３２】上記ゲート電極１２Ｇは、基板１１上に形
成したＳｉ　Ｎ等からなるゲート絶縁膜１３で覆われて
おり、このゲート絶縁膜１３の上には、上記ゲート電極
１２Ｇに対向させて、ａ−Ｓｉ　からなるｉ型半導体層
１４が形成されている。

【００３３】このｉ型半導体層１４の両側部の上には、
ｎ型不純物をドープしたａ−Ｓｉ　からなるｎ型半導体
層１５を介して、ソース電極１６Ｓおよびドレイン電極
１６Ｄが形成されている。なお、このソース，ドレイン
電極１６Ｓ，１６Ｄは、上記ｎ型半導体層１５とのオー
ミックコンタクト性がよい、Ｃｒ　，Ｃｕ　等の金属で
形成されている。

【００３４】次に、上記薄膜トランジスタの製造方法を
説明する。

【００３５】図２は上記薄膜トランジスタの製造工程図
であり、この薄膜トランジスタは次のような工程で製造
されている。

【００３６】［工程１］まず、図２（ａ）に示すように
、基板１１上に、この基板面を上記ゲート電極１２Ｇと
その配線部の形成領域を除いて覆うレジストマスク１７
を形成する。

【００３７】［工程２］次に、上記基板１１面のレジス
トマスク１７で覆われていない部分（ゲート電極とその
配線部の形成領域）に活性化処理を施し、この後図２（
ａ）に示すように、上記基板１１上にこの基板１１との
密着性がよい下地金属と、低抵抗金属とを、順次無電界
メッキにより堆積させて、上記下地金属からなる下地膜
１２ａと、上記低抵抗金属からなる上層膜１２ｂとの二
層膜を成膜する。

【００３８】上記下地金属と低抵抗金属の無電界メッキ
は、２つのメッキ槽を用い、上記レジストマスク１７を
形成した基板１１を、第１のメッキ槽内の下地金属のメ
ッキ浴と、第２のメッキ槽内の低抵抗金属槽のメッキ浴
とに順次浸漬して行なう。

【００３９】この無電界メッキは、メッキ浴に基板１１
を浸漬するだけで行なえるため、上記下地膜１２ａと上
層膜１２ｂは、２つのメッキ槽からなる簡単な成膜装置
で成膜できるし、その成膜時間も、スパッタリング法に
比べてはるかに短時間ですみ、また一度に大量の基板に
対する成膜処理を行うことができる。

【００４０】なお、上記上層膜１２ｂは、下地膜１２ａ
との密着性がよい金属で形成するのが望ましい。この下
地膜１２ａと上層膜１２ｂとの金属の組合わせとしては
、例えば、Ｎｉ　（下地膜）とＡｕ　（上層膜）、Ｃｒ
　（下地膜）とＣｕ　（上層膜）等の組合わせがある。

【００４１】また、上記下地膜１２ａと上層膜１２ｂの
膜厚は、使用する金属に応じて選べばよく、例えば下地
膜１２ａと上層膜１２ｂをＮｉ　とＡｕ　で形成する場
合は、下地膜１２ａの膜厚を　１００〜８００ｎｍ　、
上層膜１２ｂの膜厚を５０〜２００ｎｍ　程度に選べば
よい。

【００４２】［工程３］次に、上記レジストマスク１７
を剥離し、図２（ｃ）に示すように、基板１１上に、上
記下地膜１２ａと上層膜１２ｂとからなるゲート電極１
２Ｇとその配線部を残す。

【００４３】なお、上記下地金属と低抵抗金属の無電界
メッキ膜は、レジストマスク１７の表面にも堆積してい
ることがあるが、このレジストマスク１７の表面のメッ
キ膜は、レジストマスク１７の剥離によって除去される
。

【００４４】［工程４］次に、図２（ｄ）に示すように
、基板１１上にゲート絶縁膜１３と、ｉ型半導体層１４
と、ｎ型半導体層１５とをプラズマＣＶＤ法により順次
堆積させ、次いでその上に、Ｃｒ　，Ｃｕ　等をスパッ
タリング法により堆積させて、ソース，ドレイン電極用
金属膜１６を成膜する。

【００４５】［工程５］次に、図２（ｅ）に示すように
、上記ソース，ドレイン電極用金属膜１６とｎ型半導体
層１５およびｉ型半導体層１４をフォトリソグラフィ法
により薄膜トランジスタの外形にパターニングし、さら
にソース，ドレイン電極用金属膜１６のチャンネル領域
対応部分をエッチング除去してこの金属膜１６をソース
電極１６Ｓとドレイン電極１６Ｄとに分離するとともに
、上記ｎ型半導体層１５のチャンネル領域対応部分をエ
ッチング除去して薄膜トランジスタを完成する。

【００４６】上記薄膜トランジスタは、その下部電極で
あるゲート電極１２Ｇを、基板１１との密着性がよい金
属の下地膜１２ａと低抵抗金属からなる上層膜１２ｂと
の二層膜としているため、このゲート電極１２Ｇの基板
１１との密着性はよいし、また下部電極１２Ｇの抵抗も
低い。

【００４７】したがって、この薄膜トランジスタによれ
ば、ゲート電極１２Ｇの配線部の長さが長くても、配線
部での電圧降下が小さいから、例えば大画面のアクティ
ブマトリックス液晶表示素子の能動素子に上記薄膜トラ
ンジスタを用いれば、ゲート電極１２Ｇの配線部での電
圧降下による走査信号の遅れを小さくして、高時分割駆
動したときの表示品質を向上させることができる。

【００４８】そして、上記薄膜トランジスタでは、上記
ゲート電極１２Ｇの下地膜１２ａと上層膜１２ｂとをい
ずれも無電界メッキ膜としているため、このゲート電極
１２Ｇは、簡単な成膜装置でしかも能率よく形成するこ
とができる。

【００４９】すなわち、無電界メッキ膜は、メッキ浴に
基板を浸漬するだけで成膜できるため、上記ゲート電極
１２Ｇの下地膜１２ａと上層膜１２ｂとは、２つのメッ
キ槽からなる簡単な成膜装置で成膜できるし、またその
成膜時間も短時間ですみ、さらに一度に大量の基板に対
する成膜処理を行うことが可能である。

【００５０】したがって、上記実施例の薄膜トランジス
タによれば、基板１１に対するゲート電極１２Ｇの密着
性は十分に確保しながら、このゲート電極１２Ｇの抵抗
を小さくすることができ、しかも上記ゲート電極１２Ｇ
を簡単な成膜装置でしかも能率よく形成して、製造コス
トを低減することができる。

【００５１】また、上記実施例の製造方法では、薄膜ト
ランジスタの下部電極であるゲート電極１２Ｇを、基板
１１上にレジストマスク１７を形成しておいて、この基
板１１上に下地金属と低抵抗金属とを順次無電界メッキ
により堆積させ、この後前記レジストマスク１７を剥離
して、基板１１上に前記下地金属と低抵抗金属の無電界
メッキ膜からなるゲート電極１２Ｇを残す方法で形成し
ているため、上記無電界メッキ膜をゲート電極１２Ｇの
形状にパターニングするエッチング工程は不要である。

【００５２】そして、この製造方法では、ゲート電極１
２Ｇの下地膜１２ａと上層膜１２ｂを、簡単な成膜装置
で短時間に成膜できるとともに大量処理の可能な無電界
メッキにより成膜し、しかも上記ゲート電極１２Ｇをエ
ッチング工程を用いずに形成しているため、上記薄膜ト
ランジスタを、低コストに製造することができる。

【００５３】（第２の実施例）次に、本発明の第２の実
施例を図３および図４を参照して説明する。

【００５４】図３はこの実施例の薄膜半導体素子の断面
図であり、この薄膜半導体素子も、逆スタガー型の薄膜
トランジスタである。

【００５５】この実施例は、基板１１面に、薄膜トラン
ジスタの下部電極であるゲート電極１２Ｇとその配線部
（図示せず）の形状に対応する平面形状で、かつ上記ゲ
ート電極１２Ｇの膜厚とほぼ同じ深さの凹部１１ａを形
成し、この凹部１１ａ内に上記ゲート電極１２Ｇとその
配線部を形成したものである。

【００５６】このゲート電極１２Ｇとその配線部も、上
記第１の実施例と同様に、ガラス基板１との密着性がよ
い金属の無電界メッキ膜からなる下地膜１２ａと、低抵
抗金属の無電界メッキ膜からなる上層膜１２ｂとの二層
膜とされている。

【００５７】なお、この実施例の薄膜トランジスタは、
基板１１面に形成した凹部１１ａ内にゲート電極１２Ｇ
とその配線部を形成した以外の構成は、上記第１の実施
例と同じであるから、その説明は図に同符号を付して省
略する。

【００５８】図４は上記薄膜トランジスタの製造工程図
であり、この薄膜トランジスタは次のような工程で製造
されている。

【００５９】［工程１］まず、図４（ａ）に示すように
、基板１１上に、フォトリソグラフィ法によって、基板
１１面を上記ゲート電極１２Ｇとその配線部の形成領域
を除いて覆うレジストマスク１７を形成する。

【００６０】［工程２］次に、図４（ｂ）に示すように
、上記基板１１面のレジストマスク１７で覆われていな
い部分をエッチングし、この部分に、ゲート電極１２Ｇ
の膜厚とほぼ同じ深さの凹部１１ａを形成する。

【００６１】なお、例えばゲート電極１２Ｇの下地膜１
２ａと上層膜１２ｂをＮｉ　とＡｕ　で形成する場合は
、下地膜１２ａの膜厚を　１００〜８００ｎｍ　、上層
膜１２ｂの膜厚を５０〜２００ｎｍ　程度に選べばよい
ため、上記凹部１１ａは、　１５０〜１０００ｎｍの深
さに形成すればよい。

【００６２】［工程３］次に、図４（ｃ）に示すように
、上記レジストマスク１７を残したまま、上記基板１１
の凹部１１ａの底面上に、基板１１との密着性がよい下
地金属と、低抵抗金属とを、順次無電界メッキにより堆
積させて、上記下地金属からなる下地膜１２ａと、上記
低抵抗金属からなる上層膜１２ｂとの二層膜を成膜する
。

【００６３】この下地金属と低抵抗金属の無電界メッキ
は、上記第１の実施例と同様に、２つのメッキ槽を用い
、基板１１を第１のメッキ槽内の下地金属のメッキ浴と
、第２のメッキ槽内の低抵抗金属槽のメッキ浴とに順次
浸漬して行なう。

【００６４】［工程４］次に、上記レジストマスク１７
を剥離し、図４（ｄ）に示すように、基板１１の凹部１
１ａ内に、上記下地膜１２ａと上層膜１２ｂとからなる
ゲート電極１２Ｇとその配線部を残す。

【００６５】［工程５］次に、図４（ｅ）に示すように
、基板１１上にゲート絶縁膜１３と、ｉ型半導体層１４
と、ｎ型半導体層１５とを順次堆積させ、次いでその上
にソース，ドレイン電極用金属膜１６を成膜する。

【００６６】［工程６］次に、図４（ｆ）に示すように
、上記ソース，ドレイン電極用金属膜１６とｎ型半導体
層１５およびｉ型半導体層１４を薄膜トランジスタの外
形にパターニングし、さらにソース，ドレイン電極用金
属膜１６のチャンネル領域対応部分をエッチング除去し
てこの金属膜１６をソース電極１６Ｓとドレイン電極１
６Ｄとに分離するとともに、上記ｎ型半導体層１５のチ
ャンネル領域対応部分をエッチング除去して薄膜トラン
ジスタを完成する。

【００６７】この実施例の薄膜トランジスタも、その下
部電極であるゲート電極１２Ｇを、基板１１との密着性
がよい金属の無電界メッキ膜からなる下地膜１２ａと、
低抵抗金属の無電界メッキ膜からなる上層膜１２ｂとの
二層膜としているため、上記第１の実施例の薄膜トラン
ジスタと同様に、基板１１に対するゲート電極１２Ｇの
密着性は十分に確保しながら、このゲート電極１２Ｇの
抵抗を小さくすることができ、しかも上記ゲート電極１
２Ｇを簡単な成膜装置でしかも能率よく形成して、製造
コストを低減することができる。

【００６８】しかも、この実施例では、基板１１面に、
ゲート電極１２Ｇの膜厚とほぼ同じ深さの凹部１１ａを
形成し、この凹部１１ａ内にゲート電極１２Ｇとその配
線部を形成しているため、ゲート電極１２Ｇの上面は基
板１１面とほぼ面一であり、したがって、ゲート絶縁膜
１３の成膜時に、このゲート絶縁膜１３を、その全域に
わたって均一な厚さに堆積させることができる。

【００６９】したがって、この実施例によれば、基板上
にゲート電極が突出している薄膜トランジスタのように
、ゲート絶縁膜の膜厚がゲート電極周囲のエッジ部に対
応する部分で薄くなって、この部分の絶縁破壊強度が低
下することはなく、したがって薄膜トランジスタの信頼
性を向上させることができる。

【００７０】また、上記実施例の製造方法においても、
基板１１上にレジストマスク１７を形成しておいて、下
地金属と低抵抗金属とを順次無電界メッキにより堆積さ
せ、この後前記レジストマスク１７を剥離して、基板１
１上に前記下地金属と低抵抗金属の無電界メッキ膜から
なるゲート電極１２Ｇを残す方法でゲート電極１２Ｇを
形成しているため、上記無電界メッキ膜をゲート電極１
２Ｇの形状にパターニングするエッチング工程は不要で
ある。

【００７１】そして、この製造方法でも、ゲート電極１
２Ｇの下地膜１２ａと上層膜１２ｂを、簡単な成膜装置
で短時間に成膜できるとともに大量処理の可能な無電界
メッキにより成膜しているため、上記薄膜トランジスタ
を、低コストに製造することができる。

【００７２】ただし、上記製造方法では、基板１１面に
上記凹部１１ａを形成するためのエッチング工程が必要
であるが、この凹部１１ａを形成するエッチングは、ゲ
ート電極１２Ｇとなる無電界メッキ膜の成膜領域を規制
するレジストマスク１７を利用して行なえるから、レジ
ストマスクの形成工程が増加することはない。

【００７３】（本発明の他の適用例）なお、上記第１お
よび第２の実施例は、ｉ型半導体層１４のチャンネル領
域の上にブロッキング絶縁膜を設けた薄膜トランジスタ
にも適用できるもので、その場合は、ゲート絶縁膜１３
の上にｉ型半導体層１４とブロッキング絶縁膜とを順次
成膜し、上記ブロッキング絶縁膜をパターニングした後
に、ｎ型半導体層１５とソース，ドレイン電極用金属膜
１６とを成膜してこれらをパターニングする製造工程で
薄膜トランジスタを製造すればよい。

【００７４】また、本発明は、逆スタガー型の薄膜トラ
ンジスタに限らず、他の構造の薄膜トランジスタや薄膜
ダイオード等の薄膜半導体素子にも適用できるもので、
これら薄膜半導体素子においても、基板上に形成する下
部電極（逆コプラナー型薄膜トランジスタではゲート電
極、スタガー型またはコプラナー型薄膜トランジスタで
はソース，ドレイン電極、薄膜ダイオードではベース電
極）を、基板との密着性がよい金属の無電界メッキ膜か
らなる下地膜と、低抵抗金属の無電界メッキ膜からなる
上層膜との二層膜とすれば、上記実施例と同様な効果を
得ることができる。

【００７５】

【発明の効果】本発明の薄膜半導体素子によれば、絶縁
性基板上に形成する下部電極を、前記基板との密着性が
よい金属の無電界メッキ膜からなる下地膜と、低抵抗金
属の無電界メッキ膜からなる上層膜との二層膜としてい
るため、基板に対する下部電極の密着性は十分に確保し
ながら、下部電極の抵抗を小さくすることができ、しか
も上記下部電極を、簡単な成膜装置でしかも能率よく形
成して製造コストを低減することができる。

【００７６】また、本発明の薄膜半導体素子の製造方法
によれば、基板上にレジストマスクを形成しておいて、
この基板上に下地金属と低抵抗金属とを順次無電界メッ
キにより堆積させ、この後前記レジストマスクを剥離し
て、基板上に前記下地金属と低抵抗金属の無電界メッキ
膜からなる下部電極を残す方法で薄膜半導体素子の下部
電極を形成しているため、上記無電界メッキ膜を下部電
極の形状にパターニングするエッチング工程は不要であ
るし、また下部電極の下地膜と上層膜を、簡単な成膜装
置で短時間に成膜できるとともに大量処理の可能な無電
界メッキにより成膜しているため、上記薄膜半導体素子
を低コストに製造することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す薄膜トランジスタ
の断面図。

【図２】上記薄膜トランジスタの製造工程図。

【図３】本発明の第２の実施例を示す薄膜トランジスタ
の断面図。

【図４】上記薄膜トランジスタの製造工程図。

【図５】従来の薄膜トランジスタの断面図。

【図６】上記薄膜トランジスタの製造工程図。

【符号の説明】

１１…基板、１２Ｇ…ゲート電極、１２ａ…下地膜、１
２ｂ…上層膜、１３…ゲート絶縁膜、１４…ｉ型半導体
層、１５…ｎ型半導体層、１６Ｓ…ソース電極、１６Ｄ
…ドレイン電極、１７…レジストマスク。

Claims (2)

【特許請求の範囲】
1. 【請求項１】絶縁性基板上に少なくとも下部電極と半導
   体層と上部電極とを積層した薄膜半導体素子において、
   前記基板上に形成する下部電極を、前記基板との密着性
   がよい金属の無電界メッキ膜からなる下地膜と、低抵抗
   金属の無電界メッキ膜からなる上層膜との二層膜とした
   ことを特徴とする薄膜半導体素子。
2. 【請求項２】絶縁性基板上に少なくとも下部電極と半導
   体層と上部電極とを積層した薄膜半導体素子の製造方法
   において、少なくとも、前記下部電極の形成工程と、前
   記半導体層の形成工程と、前記上部電極の形成工程とを
   有し、かつ前記下部電極は、前記基板上にこの基板面を
   下部電極の形成領域を除いて覆うレジストマスクを形成
   する工程と、この後前記基板上にこの基板との密着性が
   よい下地金属と低抵抗金属とを順次無電界メッキにより
   堆積させる工程と、この後前記レジストマスクを剥離し
   て、前記基板上に、前記下地金属の無電界メッキ膜を下
   地膜とし前記低抵抗金属の無電界メッキ膜を上層膜とす
   る下部電極を残す工程と、で形成することを特徴とする
   薄膜半導体素子の製造方法。