JPWO2016068224A1 - 親撥材を用いた薄膜トランジスタ、ｍｏｓ電界効果トランジスタおよびそれらの製造方法 - Google Patents

親撥材を用いた薄膜トランジスタ、ｍｏｓ電界効果トランジスタおよびそれらの製造方法 Download PDF

Info

Publication number
JPWO2016068224A1
JPWO2016068224A1 JP2016556616A JP2016556616A JPWO2016068224A1 JP WO2016068224 A1 JPWO2016068224 A1 JP WO2016068224A1 JP 2016556616 A JP2016556616 A JP 2016556616A JP 2016556616 A JP2016556616 A JP 2016556616A JP WO2016068224 A1 JPWO2016068224 A1 JP WO2016068224A1
Authority
JP
Japan
Prior art keywords
insulating layer
forming
gate electrode
film transistor
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016556616A
Other languages
English (en)
Other versions
JP6635041B2 (ja
Inventor
仁 浜口
仁 浜口
健朗 田中
健朗 田中
大喜多　健三
健三 大喜多
栗山　敬祐
敬祐 栗山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JSR Corp
Original Assignee
JSR Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by JSR Corp filed Critical JSR Corp
Publication of JPWO2016068224A1 publication Critical patent/JPWO2016068224A1/ja
Application granted granted Critical
Publication of JP6635041B2 publication Critical patent/JP6635041B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Materials For Photolithography (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

フォトリソグラフィ工程数を削減し、微細なパターンの形成が可能な薄膜トランジスタ、ＭＯＳ電界効果トランジスタの製造方法を及びこれにより作製された薄膜トランジスタ、ＭＯＳ電界効果トランジスタを提供することを目的とする。それらの薄膜トランジスタ、ＭＯＳ電界効果トランジスタは電子デバイスに用いられる。薄膜トランジスタは、基板上に設けられた第一の絶縁層と、第一の絶縁層上に設けられたソース電極及びドレイン電極と、第一の絶縁層とソース電極とドレイン電極とを覆うように設けられた半導体層と、半導体層上に設けられた第二の絶縁層と、第二の絶縁層上に設けられたゲート電極とを具備し、第一の絶縁層は親撥材から成り、かつ凹部を有し、第一の絶縁層の凹部を埋めるようにソース電極及びドレイン電極が設けられることを特徴とする。

Description

本発明は親撥材を用いた薄膜トランジスタ、ＭＯＳ電界効果トランジスタおよびその製造方法に関する。それらの薄膜トランジスタ、ＭＯＳ電界効果トランジスタは電子デバイスに用いられる。
液晶ディスプレイ、携帯電話、タブレット等のモバイル情報機器、デジタルカメラ、有機ＥＬディスプレイ、有機ＥＬ照明、センサー等の電子デバイスにおいては、小型化、薄型化に加え、更なる高性能化が求められている。これら電子デバイスをより安価に製造する方法として、配線を直接印刷するプリンテッドエレクトロニクスが注目されている。
薄膜トランジスタ及びそれを用いた電子回路は、半導体、絶縁体及び導電体などの各種薄膜を基板上に積層し、適宜フォトリソグラフィ技術により所定のパターンを形成して製造されている。フォトリソグラフィ技術とは、フォトマスクと呼ばれる透明な平板面上に光を通さない材料で形成した回路等のパターンを、光を利用して目的とする基板上に転写する技術であり、半導体集積回路等の製造工程において広く用いられている。
従来のフォトリソグラフィ技術を用いた製造工程では、フォトレジストと呼ばれる感光性の有機樹脂材料を用いて形成されるマスクパターンの取り扱いだけでも、露光、現像、焼成、剥離といった多段階の工程が必要になる。従って、フォトリソグラフィ工程の回数が増える程、製造コストは必然的に上がってしまう。このような問題点を改善するために、フォトリソグラフィ工程を削減して薄膜トランジスタを製造することが試みられている。
また、近年、基板の大面積化が益々進展し、それに伴いＣＶＤ装置等の真空装置の巨大化、装置価格の増大、消費電力の増大等が顕著となり、製造コストが増大する傾向にある。このような背景から、プロセスコストの低減等を目指し、非真空プロセスが注目を集めている。非真空プロセスにより、設備投資及び運転コストの削減、メンテナンスの簡便化、等に繋がるといった長所が挙げられる。
印刷法による電子部品の製造は、通常、露光、現像を含む多段工程や、蒸着法などの真空工程をスキップすることができ、大幅な工程の簡略化が期待されている。
インクジェットやスクリーン印刷、グラビア印刷、グラビアオフセット印刷などの印刷法は、基板上に直接所望パターンの配線を形成できることから、簡便で低コストなプロセスとして使用される。しかしながら所望パターンの配線を形成するにあたり、使用する膜形成材料が流動する結果、これらの濡れ広がりや滲みが生じ、直線性に優れる微細なパターンを有する配線や電子デバイスを作製するには限界があった。
フォトリソグラフィ工程数を削減し、微細なパターンの形成が可能な薄膜トランジスタ、ＭＯＳ電界効果トランジスタの製造方法を及びこれにより作製された薄膜トランジスタ、ＭＯＳ電界効果トランジスタを提供することを目的とする。それらの薄膜トランジスタ、ＭＯＳ電界効果トランジスタは電子デバイスに用いられる。
本発明の一実施形態による薄膜トランジスタは、基板上に設けられた第一の絶縁層と、第一の絶縁層上に設けられたソース電極及びドレイン電極と、第一の絶縁層と前記ソース電極と前記ドレイン電極とを覆うように設けられた半導体層と、半導体層上に設けられた第二の絶縁層と、第二の絶縁層上に設けられたゲート電極とを具備し、第一の絶縁層は親撥材から成り、かつ凹部を有し、第一の絶縁層の凹部を埋めるように前記ソース電極及び前記ドレイン電極が設けられることを特徴とする。
更に、第一の絶縁層における凹部の膜厚は、第一の絶縁層の凹部以外の領域の膜厚に比べて２から４０％程度薄いことを特徴とする。
更に、第二の絶縁層は、親撥材から成り、かつ凹部を有し、第二の絶縁層の凹部を埋めるようにゲート電極が設けられることを特徴とする。
更に、第二の絶縁層における凹部の膜厚は、第二の絶縁層の凹部以外の領域の膜厚に比べて２から４０％程度薄いことを特徴とする。
本発明の一実施形態による薄膜トランジスタは、基板上に設けられた半導体層と、半導体層上に設けられたソース電極及びドレイン電極と、半導体層とソース電極とドレイン電極とを覆うように設けられた絶縁層と、絶縁層上に設けられたゲート電極とを具備し、絶縁層は親撥材から成り、かつ凹部を有し、絶縁層の凹部を埋めるように前記ゲート電極が形成されることを特徴とする。
更に、絶縁層における凹部の膜厚は、絶縁層の凹部以外の領域の膜厚に比べて２から４０％程度薄いことを特徴とする。
本発明の一実施形態による薄膜トランジスタは、基板上に設けられた第一の絶縁層と、第一の絶縁層上に設けられたゲート電極と、第一の絶縁層とゲート電極を覆うように設けられた第二の絶縁層と、第二の絶縁層上に設けられたソース電極及びドレイン電極と、第二の絶縁層とソース電極とドレイン電極とを覆うように設けられた半導体層とを具備し、第一の絶縁層は親撥材から成り、かつ凹部を有し、第一の絶縁層の凹部を埋めるようにゲート電極が設けられることを特徴とする。
更に、第一の絶縁層における凹部の膜厚は、第一の絶縁層の凹部以外の領域の膜厚に比べて２から４０％程度薄いことを特徴とする
更に、第二の絶縁層は、親撥材から成り、かつ凹部を有し、第二の絶縁層の凹部を埋めるようにソース電極及びドレイン電極が設けられることを特徴とする。
更に、第二の絶縁層における凹部は、第二の絶縁層における凹部以外の領域に比べて膜厚が２から４０％程度薄いことを特徴とする。
本発明の一実施形態による薄膜トランジスタは、基板上に設けられた第一の絶縁層と、第一の絶縁層上に設けられたゲート電極と、第一の絶縁層とゲート電極を覆うように設けられた第二の絶縁層と、第二の絶縁層上に設けられた半導体層と、半導体層上に設けられたソース電極及びドレイン電極とを具備し、第一の絶縁層は、親撥材から成り、かつ凹部を有し、第一の絶縁層の凹部を埋めるようにゲート電極が形成されることを特徴とする。
更に、第一の絶縁層における凹部は、第一の絶縁層における凹部以外の領域に比べて膜厚が２から４０％程度薄いことを特徴とする。
本発明の一実施形態による薄膜トランジスタの製造方法は、基板の第一面上に親撥材からなる第一の絶縁層を形成することと、第一の絶縁層上にソース電極及びドレイン電極を形成することと、第一の絶縁層とソース電極とドレイン電極とを覆うように半導体層を形成することと、半導体層上に第二の絶縁層を形成することと、第二の絶縁層上にゲート電極を形成することとを含み、ソース電極及び前記ドレイン電極を形成することは、第一の絶縁層上のソース電極形成領域及びドレイン電極形成領域に特定波長のエネルギーを照射してソース電極形成領域及びドレイン電極形成領域を親液性にするとともに凹部を形成することと、第一の絶縁層上に金属を含む溶液を塗布してソース電極形成領域及びドレイン電極形成領域にそれぞれソース電極及びドレイン電極を形成することとを含む薄膜トランジスタの製造方法。
更に、第一の絶縁層における凹部は、第一の絶縁層における凹部を形成する前に比べて膜厚が２から４０％程度薄いことを特徴とする。
更に、ソース電極及びドレイン電極を形成した後に、基板の全面に前記第一面側より特定波長のエネルギーを照射して第一の絶縁層を親液性にするとともに薄膜化することを更に含む。
更に、第二の絶縁層は親撥材から成り、ゲート電極を形成することは、第二の絶縁層上のゲート電極形成領域に特定波長のエネルギーを照射してゲート電極形成領域を親液性にするとともに凹部を形成することと、第二の絶縁層上に金属を含む溶液を塗布してゲート電極形成領域にゲート電極を形成することとを含む。
更に、第二の絶縁層における凹部は、第二の絶縁層における凹部を形成する前に比べて膜厚が２から４０％程度薄いことを特徴とする。
更に、ゲート電極を形成した後に、基板の全面に第一面側より特定波長のエネルギーを照射して第二の絶縁層を親液性にするとともに薄膜化することを更に含む。
本発明の一実施形態による薄膜トランジスタの製造方法は、基板の第一面上に半導体層を形成することと、半導体層上にソース電極及びドレイン電極を形成することと、半導体層とソース電極とドレイン電極とを覆うように親撥材からなる絶縁層を形成することと、絶縁層上にゲート電極を形成することとを含み、ゲート電極を形成することは、絶縁層上のゲート電極形成領域に特定波長のエネルギーを照射して前記ゲート電極形成領域を親液性にするとともに凹部を形成することと、絶縁層上に金属を含む溶液を塗布してゲート電極形成領域にゲート電極を形成することとを含む。
更に、絶縁層における凹部は、絶縁層における凹部を形成する前に比べて膜厚が２から４０％程度薄いことを特徴とする。
更に、ゲート電極を形成した後に、基板の全面に第一面側より特定波長のエネルギーを照射して絶縁層を親液性にするとともに薄膜化することを更に含む。
本発明の一実施形態による薄膜トランジスタの製造方法は、基板の第一面上に親撥材からなる第一の絶縁層を形成することと、第一の絶縁層上にゲート電極を形成することと、第一の絶縁層と前記ゲート電極を覆うように第二の絶縁層を形成することと、第二の絶縁層上にソース電極及びドレイン電極を形成することと、第二の絶縁層とソース電極とドレイン電極とを覆うように半導体層を形成することとを含み、ゲート電極を形成することは、第一の絶縁層上のゲート電極形成領域に特定波長のエネルギーを照射して前記ゲート電極形成領域を親液性にするとともに凹部を形成することと、第一の絶縁層上に金属を含む溶液を塗布してゲート電極形成領域にゲート電極を形成することとを含む。
更に、第一の絶縁層における凹部は、第一の絶縁層における凹部を形成する前に比べて膜厚が２から４０％程度薄いことを特徴とする。
更に、ゲート電極を形成した後に、基板の全面に前記第一面側より特定波長のエネルギーを照射して第一の絶縁層を親液性にするとともに薄膜化することを更に含む。
更に、第二の絶縁層は親撥材から成り、ソース電極及びドレイン電極を形成することは、第二の絶縁層上のソース電極形成領域及びドレイン電極形成領域に特定波長のエネルギーを照射してソース電極形成領域及びドレイン電極形成領域に凹部を形成することと、第二の絶縁層上に金属を含む溶液を塗布してソース電極形成領域及びドレイン電極形成領域にそれぞれソース電極及びドレイン電極を形成することとを含む。
更に、第一の絶縁層における凹部は、第一の絶縁層における凹部を形成する前に比べて膜厚が２から４０％程度薄いことを特徴とする。
更に、ソース電極及び前記ドレイン電極を形成した後に、基板の全面に前記第一面側より特定波長のエネルギーを照射して第一の絶縁層を親液性にするとともに薄膜化することを更に含む。
本発明の一実施形態による薄膜トランジスタの製造方法は、基板の第一面上に親撥材からなる第一の絶縁層を形成することと、第一の絶縁層上にゲート電極を形成し、第一の絶縁層とゲート電極を覆うように第二の絶縁層を形成することと、第二の絶縁層上に半導体層を形成することと、半導体層上にソース電極及びドレイン電極を形成することとを含み、ゲート電極を形成することは、第一の絶縁層上のゲート電極形成領域に特定波長のエネルギーを照射してゲート電極形成領域を親液性にするとともに凹部を形成することと、第一の絶縁層上に金属を含む溶液を塗布してゲート電極形成領域にゲート電極を形成することとを含む。
更に、第一の絶縁層における凹部は、第一の絶縁層における凹部を形成する前に比べて膜厚が２から４０％程度薄いことを特徴とする。
更に、ゲート電極を形成した後に、基板の全面に前記第一面側より特定波長のエネルギーを照射して第一の絶縁層を親液性にするとともに薄膜化することを更に含む。
本発明の一実施形態によるＭＯＳ電界効果トランジスタは、活性層と、活性層を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ゲート電極を覆うように設けられた層間絶縁膜と、層間絶縁膜に設けられたコンタクト開孔部と、コンタクト開孔部に金属を充填して設けられたソース電極及びドレイン電極とを具備し、層間絶縁膜は、親撥材から成り、ソース電極形成領域及びドレイン電極形成領域に凹部を有し、コンタクト開孔部は、凹部より拡散層を貫通するように設けられ、ソース電極及びドレイン電極は、凹部を埋めるように設けられることを特徴とする。
本発明の一実施形態によるＭＯＳ電界効果トランジスタの製造方法は、活性層上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極を覆うように親撥材から成る層間絶縁膜を形成し、層間絶縁膜上のソース電極形成領域及びドレイン電極形成領域に特定波長のエネルギーを照射してソース電極形成領域及びドレイン電極形成領域に凹部を形成し、コンタクト開孔部を形成し、コンタクト開孔部に金属を充填し、凹部を埋めるようにソース電極及びドレイン電極を形成することを含む。
電子デバイスに用いられ、フォトリソグラフィ工程数を削減し、微細なパターンの形成が可能な薄膜トランジスタ、ＭＯＳ電界効果トランジスタの製造方法を及びこれにより作製された薄膜トランジスタ、ＭＯＳ電界効果トランジスタを提供できる。
基板上に形成された感放射線性組成物の塗膜を形成する工程を説明する図である。 基板上に形成された感放射線性組成物の塗膜を形成する工程を説明する図である。 実施例で使用した石英マスクを示す図であり、（ａ）は平面図であり、（ｂ）は断面図である。 良好なパターニングの例を示す拡大写真である。 不良なパターニングの例を示す拡大写真である。 感放射線性組成物の塗膜に直線状の親液性パターンを形成し、銅を含む膜形成インクを滴下した後を観察した写真である。 感放射線性組成物の塗膜に正方形状の親液性パターンを形成し、銅を含む膜形成インクを滴下した後を観察した写真である。 感放射線性組成物の塗膜に直線が交差する親液性パターンを形成し、銅を含む膜形成インクを滴下した後を観察した写真である。 感放射線性組成物の塗膜に格子状の親液性パターンを形成し、銅を含む膜形成インクを滴下した後を観察した写真である。 感放射線性組成物の塗膜に直線状の親液性パターンを形成し、テトラデカンを滴下した後を観察した写真である。 感放射線性組成物の塗膜に直線状の親液性パターンを形成し、銀を含む膜形成インクをスピンコート法により塗布した後を観察した写真である。 線幅が５μｍのパターン付近を拡大した写真である。 線幅が７μｍのパターン付近を拡大した写真である。 感放射線性組成物の塗膜に直線状の親液性パターンを形成し、銀を含む膜形成インクをディッピング法により塗布した後の基板外観及びパターンを観察した写真である。 感放射線性組成物の塗膜に直線状の親液性パターンを形成し、銀を含む膜形成インクをディッピング法により塗布した前後のパターンを観察した写真である。 感放射線性組成物の露光量と露光後の測定された膜厚を示す図である。 感放射線性組成物の露光量と露光後の測定されたテトラデカンによる接触角を示す図である。 感放射線性組成物の露光の前後における表面自由エネルギーを示す図である。 感放射線性組成物の測定された透過率と入射光の波長の関係を示す図である。 本発明の第１実施形態に係る薄膜トランジスタの構成を説明する断面図である。 本発明の第１実施形態に係る薄膜トランジスタの製造方法を説明する断面図である。 本発明の第１実施形態に係る薄膜トランジスタの製造方法を説明する断面図である。 本発明の第２実施形態に係る薄膜トランジスタの構成を説明する断面図である。 本発明の第２実施形態に係る薄膜トランジスタの製造方法を説明する断面図である。 本発明の第２実施形態に係る薄膜トランジスタの製造方法を説明する断面図である。 本発明の第３実施形態に係る薄膜トランジスタの構成を説明する断面図である。 本発明の第３実施形態に係る薄膜トランジスタの製造方法を説明する断面図である。 本発明の第３実施形態に係る薄膜トランジスタの製造方法を説明する断面図である。 本発明の第４実施形態に係る薄膜トランジスタの構成を説明する断面図である。 本発明の第４実施形態に係る薄膜トランジスタの製造方法を説明する断面図である。 本発明の第４実施形態に係る薄膜トランジスタの製造方法を説明する断面図である。 本発明の第５実施形態に係るＭＯＳ電界効果の構成について詳細に説明する図である。 本発明の第５実施形態に係るＭＯＳ電界効果の製造方法について詳細に説明する図である。 本発明の第５実施形態に係るＭＯＳ電界効果の製造方法について詳細に説明する図である。 本発明の第６実施形態に係る配線コンタクトを形成する工程を説明する断面図である。 本発明の第６実施形態に係る配線コンタクトを形成する工程を説明する断面図である。 本発明の第６実施形態に係る配線コンタクトを形成する工程を説明する断面図である。 本実施形態に係るカラーフィルタの製造方法を説明する断面図である。 本実施形態に係るカラーフィルタの製造方法を説明する断面図である。 本実施形態に係るカラーフィルタの製造方法を説明する断面図である。 本実施形態に係るカラーフィルタの製造方法の変形例を説明する断面図である。 本実施形態に係るカラーフィルタの製造方法の変形例を説明する断面図である。 本実施形態に係るカラーフィルタの製造方法の変形例を説明する断面図である。 本発明の第８実施形態に係る表示装置の全体構成を示す図である。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。なお、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。
本発明者らは、膜形成インクの濡れ広がり、滲みを抑えて微細なパターンを形成することが可能な下地膜の材料を完成させた。後述する当該材料の性質から、本明細書においては当該材料を親撥材と呼ぶ。親撥材としては、熱により親水部と撥水部を形成でき、放射線の照射によっても親水部と撥水部を形成できる。放射線の照射によっても親水部と撥水部を形成できる親撥材を特に、感放射線性組成物と呼ぶ。感放射線性組成物は、酸解離性基を有する化合物および酸発生剤を含むことを特徴とする。
基板上に感放射線性組成物から成る溶液を塗布して塗膜を形成し、このような塗膜上に放射線を照射すると、酸解離性基が酸発生剤の効果により脱離し揮発する。その結果、放射線照射部の膜厚が放射線未照射部の膜厚に比べ薄くなり、凹パターンが形成される。このとき、酸解離性基がフッ素原子を有していれば、得られた塗膜および放射線未照射部は撥液性を示すが、放射線照射部は酸解離性基の消失に伴い、放射線未照射部に比べ親液性となる。
このように感放射線性組成物から成る溶液を基板に塗布することによって形成された絶縁膜を、本願明細書においては親撥材と呼ぶ。
このような、放射線を照射して凹パターンが形成された親撥材上に液状の膜形成材料を塗布すると、凸部と凹部の膜厚差のため、塗膜表面の凹凸により凹部上に該材料が集まりやすくなるが、この塗膜表面形状の効果だけではなく、該表面の親液・撥液性により、凹部上に該材料が集まりやすくなり、より所望の形状の、具体的には微細なパターンを有する配線を形成しやすくなる。
このような親撥材の特質を利用することで、フォトリソグラフィ工程数を削減し、微細なパターンの形成が可能な電子デバイスの製造方法及びそれを用いた電子デバイスを提供することができる。先ず、本発明に係る電子デバイスに用いられる感放射線性組成物について以下で説明する。
初めに、感放射線性組成物、特に、その成分として好適な本発明の実施形態の化合物について説明する。その後、本発明に係る電子デバイスに用いる感放射線性組成物の凹パターンを有する基材の製造方法を説明する。
〔感放射線性組成物〕
本発明に係る電子デバイスに用いる感放射線性組成物は、本発明に係る電子デバイスを構成する凹パターンを有する絶縁膜に好適に用いられる。
本発明に係る電子デバイスに用いる感放射線性組成物（以下、単に、組成物と称することがある。）は、酸解離性基を有する化合物（以下、単に、［Ａ］化合物と称することがある。）を成分として含有する。
本実施形態の組成物は、［Ａ］化合物のほか、溶剤を含有することができる。また、本実施形態の組成物は、酸発生剤を含むことができる。さらに、本実施形態の組成物は、エチレン性不飽和結合を有する重合性化合物を含むことができ、また、感放射線性重合開始剤を含むことができる。
本実施形態の組成物は、溶剤（以下、［Ｂ］溶剤と称することがある。）を含有することで液状を呈し、塗布によって塗膜を形成し、容易に下地層の形成を行うことができる。
また、本実施形態の組成物は、酸発生剤（以下、［Ｃ］酸発生剤と称することがある。）を含有することで、所望とする高感度の感放射線性を有することができる。また、酸発生剤の補助材料としてさらに増感剤（以下、［Ｄ］増感剤と称することがある。）を含んでもよい。さらに、酸発生剤からの酸の拡散抑制材としてクエンチャー（以下、［Ｅ］クエンチャーと称することがある。）を含むことができる。
さらに、本実施形態の組成物は、エチレン性不飽和結合を有する重合性化合物（以下、［Ｆ］重合性化合物と称することがある。）を含有することができる。またさらに、本実施形態の組成物は、感放射線性重合開始剤（以下［Ｇ］感放射線性重合開始剤と称することがある）を含有することができる。
さらに、前記組成物は、本発明に係る電子デバイスの作製において利用する、エネルギー照射によって親液性になるとともに凹部が形成される特質を損なわない限り、その他の任意成分を含有することができる。
前記組成物の粘度（温度：２０℃、剪断速度：１０ｓｅｃ−１）は、所望の塗布方法および形成したい塗膜の膜厚等によって調節すればよい。
＜［Ａ］酸解離性基を有する化合物＞
本実施形態の感放射線性組成物の成分となる［Ａ］酸解離性基を有する化合物（［Ａ］化合物）は、アセタール結合およびヘミアセタールエステル結合の群から選ばれる少なくとも１つの構造単位を含む基を有する。より具体的には下記式（１−１）、（１−２）で示される構造単位を含むことが好ましい。
（式（１−１）および式（１−２）中、Ｒ１およびＲ２はそれぞれ独立して、水素原子またはメチル基を示し、Ｒｆは独立して、フッ素原子で置換された有機基を示す。＊は、結合部位を示す。）
アセタール結合を含む化合物は、アルコールと基ＣＨ２＝Ｃ（Ｒ１）−Ｏ−を有する化合物とを反応させることで得ることができ、ヘミアセタールエステル結合を含む化合物は、カルン酸と基ＣＨ２＝Ｃ（Ｒ１）−Ｏ−を有する化合物とを反応させることで得ることができる。
前記Ｒｆとしては、フッ素原子を有する有機基が挙げられる。
前記Ｒｆとしては、下記式（１−１−１）〜（１−１−３３）で示す基が好ましい。
［Ａ］化合物は、前駆体である水酸基を有する化合物の水酸基に、下記式（１）で示されるビニルエーテル化合物（以下、「化合物（１）」と称することがある。）に由来する保護基が導入されてなる構造を有する化合物であることが好ましい。また、［Ａ］化合物は、前駆体であるカルボキシル基を有する化合物のカルボキシル基に、化合物（１）に由来する保護基が導入されてなる構造を有する化合物であってもよい。
これらの化合物（以下、「化合物（ａ）」と称することがある。）、特に前駆体として水酸基を有する化合物は、熱による保護基の脱離が生じ難いという性質を備え、一方で、放射線照射による保護基の脱離の制御ができるという性質を備えるため、［Ａ］化合物として好適に使用できる。
上記式（１）中、Ｒ０は、水素原子またはメチル基を示す。
上記式（１）中、ＲＡは独立して、メチレン基、炭素数２〜１２のアルキレン基、炭素数２〜１２のアルケニレン基、炭素数６〜１３の置換または非置換の芳香族炭化水素基、炭素数４〜１２の置換または非置換の脂環式炭化水素基、または、これらの基の１つ以上の水素原子がフッ素原子で置換された基を示す。ＲＢは、炭化水素基の１つ以上の水素原子がフッ素原子で置換された基を示す。
感放射線性組成物を基板に塗布して形成される塗膜は、［Ａ］化合物に基づく特性を示し、［Ａ］化合物として、前記化合物（ａ）を用いる場合、該化合物（ａ）の保護基に由来する特性を示す。具体的には、該化合物（ａ）を含む感放射線性組成物から塗膜を形成すると、まず、感放射線性組成物を基板に塗布することによって、撥液性の塗膜が形成され、この塗膜に放射線を照射すると、露光部分では、保護基の脱離が生じ、保護基が脱離した部分では、水酸基が残って、保護基に起因した撥液性が失われる。
［Ａ］化合物、具体的には、重合体である［Ａ］化合物（以下、［Ａ］重合体と称することがある。）を得るための方法については、ＷＯ２０１４／１７８２７９の記載を基に合成する」ことが可能である。
［Ａ］化合物の好ましい例としては、下記式（２）〜（５）で示される構成単位よりなる群から選ばれる少なくとも１つを有する重合体を挙げることができる。
（式（２）〜（５）中、Ｒ３は独立して、水素原子又はメチル基を示す。Ｒ４は独立して、メチレン基、炭素数２〜１２のアルキレン基、炭素数２〜１２のアルケニレン基、該アルキレン基又はアルケニレン基の一部が、−Ｏ−、−（Ｃ＝Ｏ）Ｏ−又は−Ｏ（Ｃ＝Ｏ）−で置換された基、炭素数６〜１３の置換若しくは非置換の芳香族炭化水素基、炭素数４〜１２の置換若しくは非置換の脂環式炭化水素基、又は、これらの基の１つ以上の水素原子がフッ素原子で置換された基を示す。でＲ５は独立して、炭化水素基の１つ以上の水素原子がフッ素原子で置換された基を示す。ｍは０又は１を示す。ｎは独立して０〜１２の整数を示す。）
［Ａ］化合物は、１種を単独で使用してもよいし、２種以上を混合して使用してもよい。ＷＯ２０１４／１７８２７９の記載の溶剤を用いることができる。

本実施形態の組成物のその他の成分である［Ｂ］溶剤は、［Ｃ］酸発生剤、［Ｄ］増感剤、［Ｅ］クエンチャー、［Ｆ］重合性化合物、［Ｇ］感放射線性重合開始剤や、その他の任意成分である界面活性剤、保存安定剤、接着助剤、耐熱性向上剤等はＷＯ２０１４／１７８２７９の記載の化合物を用いることができる。
次に、凹パターンを有する親撥材を用いて、微細なパターンを形成するのに好適な膜形成材料について説明する。前記膜形成材料は特に限定されるものではない。例えば、配線を形成できるような材料であればよく、流動性を持った液状のインク、ペーストであることが好ましい。
膜形成材料としては、例えば、導電膜形成インク、導電膜形成ペースト、膜を形成可能な樹脂溶液インク、樹脂溶液ペースト、顔料や染料を含む着色性インク、着色性ペースト、有機半導体溶液や酸化物半導体分散体、有機ＥＬ発光体溶液や量子ドット、ナノカーボン導電膜形成インク、カーボンナノチューブや、グラフェン、カーボンブラック等のナノカーボンの機能性インク、導電膜形成ペースト等が挙げられる。
膜形成材料としては、例えば、ＷＯ２０１４／１７８２７９、特開２００９−２３５９６４号公報、特開２０１１−１２２１７７号公報、特開２０１１−２４１３０９号公報記載の組成物等を使用することができる。
以下、実施例に基づき本発明に係る電子デバイスに用いる感放射線性組成物を詳述するが、この実施例に限定的して解釈されるものではない。
［ＧＰＣ分析］
重合体（Ａ）および重合体（ＰＡ）の重量平均分子量（Ｍｗ）および分子量分布（Ｍｗ／Ｍｎ）は、ゲルパーミエーションクロマトグラフィー（ＧＰＣ、東ソー（株）製、商品名：ＨＬＣ−８２２０）法を用いて、テトラヒドロフラン（ＴＨＦ）溶媒の条件下、ポリスチレン換算で測定した。
［１Ｈ−ＮＭＲの測定］
１Ｈ−ＮＭＲは、核磁気共鳴装置（Ｂｒｕｋｅｒ製 ＡＶＡＮＣＥＩＩＩ ＡＶ４００Ｎ）で２５℃、ＣＤＣＬ３で測定した。
本実施例では、上述した本発明に係る電子デバイスに用いられる感放射線性組成物に含まれる［Ａ］酸解離性基を有する化合物の例である重合体（以下、［Ａ］重合体という。）を合成した。
＜［Ａ］重合体の合成＞
［合成例１］
冷却管および撹拌機を備えたフラスコに、ジメチル２，２’−アゾビス（２−メチルプロピオネート）８質量部、２，４−ジフェニル−４−メチル−１−ペンテン２質量部、および、ジエチレングリコールジメチルエーテル２００質量部を仕込んだ。引き続きメタクリル酸２−ヒドロキシエチル４２質量部、メタクリル酸ベンジル５８質量部を仕込み、窒素雰囲気下、緩やかに攪拌しつつ、溶液の温度を８０℃に上昇させ、この温度を４時間保持して重合することにより、共重合体である重合体（Ａ−１）を含有する溶液を得た（固形分濃度＝３４．６質量％、Ｍｗ＝２６０００、Ｍｗ／Ｍｎ＝２．２）。尚、固形分濃度は共重合体溶液の全質量に占める共重合体質量の割合を意味する。
次いで、得られた重合体（Ａ−１）を含む溶液１０質量部に、ジエチレングリコールジメチルエーテル１３質量部、３，３，４，４，５，５，６，６，７，７，８，８，８−トリデカフルオロ−１−ビニルオキシオクタン４．８質量部を加え、十分に攪拌した後、トリフルオロ酢酸０．２７質量部を加え、窒素雰囲気下、８０℃で９時間反応させた。続いて反応溶液を室温まで冷却し、ピリジン０．３質量部を加え反応をクエンチした。得られた反応溶液を大過剰のメタノールに滴下することにより再沈殿精製を行い、続いて１０質量部のジエチレングリコールジメチルエーテルに溶解させた後、大過剰のヘキサンに滴下することにより再沈殿精製を行い、乾燥後、白色固形状の共重合体として［Ａ］重合体（Ｐ−１）が６．８質量部得られた。得られた［Ａ］重合体（Ｐ−１）について１Ｈ−ＮＭＲを用いて分析を行い、アセタール化が進行していることを確認した（化学シフト：４．８０ｐｐｍ、アセタール基Ｃ−Ｈ）。
［合成例２］
冷却管および撹拌機を備えたフラスコに、ジメチル２，２’−アゾビス（２−メチルプロピオネート）８質量部、ペンタエリスリトールテトラキス（３−メルカプトプロピオネート）２質量部、およびプロピレングリコールモノメチルエーテル２００質量部を仕込んだ。引き続きメタクリル酸２−ヒドロキシエチル７５質量部、メタクリル酸ベンジル２５質量部を仕込み、窒素置換した後、緩やかに攪拌しつつ、溶液の温度を８０℃に上昇させ、この温度を４時間保持して重合することにより、共重合体である重合体（Ａ−２）を含有する溶液を得た。得られた溶液を大過剰のヘキサンに滴下し、乾燥後、白色固体状の重合体（Ａ−２）を得た（Ｍｗ＝２８０００、Ｍｗ／Ｍｎ＝２．３）。
次いで重合体（Ａ−２）５質量部をテトラヒドロフラン４２ｇに溶解させ、３，３，４，４，５，５，６，６，７，７，８，８，８−トリデカフルオロ−１−ビニルオキシオクタン１２．４質量部を加え、十分に攪拌した後にトリフルオロ酢酸０．６６質量部を加え、窒素雰囲気下、８０℃で９時間反応させた。続いて反応溶液を室温まで冷却し、ピリジン０．７質量部を加え反応をクエンチした。得られた反応溶液を過剰量のメタノールに滴下することにより再沈殿精製を行い、続いて再度１５質量部のジエチレングリコールジメチルエーテルに溶解させた後、ヘキサンに滴下することにより再沈殿精製を行い、白色固形状の共重合体として［Ａ］重合体（Ｐ−２）が１１．０質量部得られた。得られた［Ａ］重合体（Ｐ−２）について１Ｈ−ＮＭＲを用いて分析を行い、アセタール化が進行していることを確認した（化学シフト：４．８０ｐｐｍ、アセタール基Ｃ−Ｈ）。
［合成例３］
冷却管および撹拌機を備えたフラスコに、ジメチル２，２’−アゾビス（２−メチルプロピオネート）８質量部、２，４−ジフェニル−４−メチル−１−ペンテン２質量部、およびプロピレングリコールモノメチルエーテル２００質量部を仕込んだ。引き続きメタクリル酸３０質量部、メタクリル酸ベンジル７０質量部を仕込み、窒素置換した後、緩やかに攪拌しつつ、溶液の温度を８０℃に上昇させ、この温度を４時間保持して重合することにより、共重合体である重合体（Ａ−３）を含有する溶液を得た。得られた溶液を大過剰のヘキサンに滴下し、乾燥後、白色固体状の重合体（Ａ−３）を得た（Ｍｗ＝２４０００、Ｍｗ／Ｍｎ＝２．２）。
次いで、重合体（Ａ−３）５質量部をジエチレングリコールジメチルエーテル３４質量部に溶かし、３，３，４，４，５，５，６，６，７，７，８，８，９，９，１０，１０，１０−ヘプタデカフルオロ−１−ビニルオキシデカン９．４質量部を加え、十分に攪拌した後にパラトルエンスルホン酸ピリジニウム０．０９質量部を加え、窒素雰囲気下、８０℃で５時間反応させた。続いて反応溶液を室温まで冷却し、ピリジン０．０４質量部を加え反応をクエンチした。得られた反応溶液を過剰量のメタノールに滴下することにより再沈殿精製を行い、続いて再度１５質量部のジエチレングリコールジメチルエーテルに溶解させた後、ヘキサンに滴下することにより再沈殿精製を行い、白色固形状の共重合体として［Ａ］重合体（Ｐ−３）が１０．９質量部得られた。得られた［Ａ］重合体（Ｐ−３）について１Ｈ−ＮＭＲを用いて分析を行い、アセタール化が進行していることを確認した（化学シフト：５．７４ｐｐｍ、アセタール基Ｃ−Ｈ）。
＜感放射線性組成物の調製＞
実施例および比較例で用いた各成分の詳細を以下に示す。
＜［Ｃ］酸発生剤＞
Ｃ−１：Ｎ−ヒドロキシナフタルイミド−トリフルオロメタンスルホン酸エステル
Ｃ−２：４，７−ジ−ｎ−ブトキシ−１−ナフチルテトラヒドロチオフェニウム トリフルオロメタンスルホネート
＜［Ｄ］増感剤＞
Ｄ−１：２−イソプロピルチオキサントン
＜［Ｅ］クエンチャー＞
Ｅ−１：２−フェニルベンゾイミダゾール
＜［Ｆ］重合性化合物＞
Ｆ−１：フェノールノボラック型エポキシ樹脂
＜［Ｇ］感放射線性重合開始剤＞
Ｇ−１：２−メチル−１−（４−メチルチオフェニル）−２−モルフォリノプロパン−１−オン（イルガキュア（登録商標）９０７、ＢＡＳＦ社製）
〔凹パターンを有する基材の製造方法〕
感放射線性組成物を用いた凹パターンを有する基材の製造方法は、下記の（ｉ）〜（ｉｉｉ）
の工程を含み、現像工程を含まないことを特徴とする。
（ｉ） 酸解離性基を有する化合物および酸発生剤を含む感放射線性組成物を基板に塗
布し、塗膜を形成する工程、
（ｉｉ） 前記塗膜の所定部分に放射線照射を行う工程、
（ｉｉｉ） 前記放射線照射後の塗膜を加熱する工程
上述の（ｉ）〜（ｉｉ）の工程（以下、工程（ｉ）および工程（ｉｉ）ともいう。）、さらに、上述の（ｉｉｉ）の工程（以下、工程（ｉｉｉ）ともいう。）を用いることにより、従来パターニングに必要である現像工程を用いることなく凹パターンを形成することができ、凹パターンを有する下地膜を製造することができる。
以下、感放射線性組成物を用いた凹パターンを有する下地膜の製造方法が有する各工程について説明する。
［工程（ｉ）］
図１（ａ）は、基板上に形成された感放射線性組成物の塗膜を模式的に示す図である。
工程（ｉ）は、基板上に酸解離性基を有する化合物および酸発生剤を含む組成物である感放射線性組成物を塗布した後、好ましくは塗布面を加熱（プレベーク）することにより、基板１０上に塗膜２を形成する工程である。
工程（ｉ）において、感放射線性組成物を用いることにより下記工程（ｉｉｉ）等において現像工程を行うことなく、基板１０上に凹部３ｂを形成することができる。
尚、感放射線性組成物については、以下で具体的に説明する。
使用できる基板１０の材質としては、例えば、ガラス、石英、シリコン、樹脂等を挙げることができる。
また、基板１０としては、感放射線性組成物上に形成する配線の製造方法で最終的に得られる配線付基板をそのまま電子回路等に用いることが好ましいことから、従来より電子回路に用いられてきた、樹脂製基板、ガラス基板、半導体基板が好ましい。また、ＷＯ２０１４／１７８２７９記載の基板を用いることができる。
尚、基板１０に感放射線性組成物を塗布する前に、必要に応じて基板表面を洗浄、粗面化、微少な凹凸面の付与等の前処理を施しておいてもよい。
感放射線性組成物の塗布方法としては特に限定されず、ＷＯ２０１４／１７８２７９記載の塗布方法を使用することができる。これらの塗布方法の中でも、特にスリットダイ塗布法またはスピンコート法が好ましい。
工程（ｉ）で形成される塗膜２の厚みは、所望の用途に応じ適宜調整すればよいが、好ましくは０．１μｍ〜２０μｍ、より好ましくは０．２μｍ〜１０μｍである。
プレベークの条件は、用いる感放射線性組成物の組成等によっても異なるが、好ましくは６０℃〜１２０℃で１分間〜１０分間程度である。
［工程（ｉｉ）］
工程（ｉｉ）は、工程（ｉ）で形成した塗膜２の少なくとも一部に放射線を照射して露光を行う。
図１（ｂ）は、基板上の感放射線性組成物の塗膜の露光を模式的に説明する図である。
工程（ｉｉ）では、図１（ｂ）に示すように、基板１０上の塗膜２の一部に放射線が照射され、放射線照射部２ｂと放射線未照射部２ａとを有する塗膜が形成される。
工程（ｉｉ）により、酸解離性基が酸発生剤の効果により脱離し揮発する。その結果、放射線照射部の膜厚が放射線未照射部の膜厚に比べ薄くなり、凹パターンが形成される。このとき、酸解離性基がフッ素原子を有していれば、工程（ｉ）で得られた塗膜２および放射線未照射部２ａは撥液性を示すが、放射線照射部２ｂは酸解離性基の消失に伴い、放射線未照射部２ａに比べ親液性となる。
したがって、工程（ｉ）において、フッ素原子を有する酸解離性基を含有する化合物を含む組成物を用いる場合には、工程（ｉｉ）により、基板上に、撥液性の放射線未照射部と２ａ、該部分より親液性の凹パターンである放射線照射部２ｂとを有する塗膜が形成される。
工程（ｉｉ）では、形成したい配線の形状と同様の形状の放射線照射部が形成されるように、所定のパターンを有するフォトマスクを介して、または直描式露光装置を用いて所定のパターンを描画露光することができる。
露光に使用される放射線としては、可視光線、紫外線、遠紫外線、荷電粒子線、Ｘ線等を使用できる。これらの放射線の中でも、波長が１９０ｎｍ〜４５０ｎｍの範囲にある放射線が好ましく、特に３６５ｎｍの紫外線を含む放射線が好ましい。
工程（ｉｉ）における露光量は、下記工程（ｉｉｉ）後に得られる凹部３ｂの膜厚が、下記範囲となるように放射線を露光することが好ましい。
［工程（ｉｉｉ）］
図１（ｃ）は、一部が露光された感放射線性組成物の塗膜２の加熱を模式的に説明する図である。
工程（ｉｉｉ）では、工程（ｉｉ）で得られた塗膜２を加熱することで、工程（ｉｉ）の放射線照射部２ｂであった部分に相当する凹部３ｂと、工程（ｉｉ）の放射線未照射部２ａであった部分に相当する凸部３ａとを有する塗膜２を形成する。
工程（ｉｉｉ）により、工程（ｉｉ）の放射線照射部２ｂにおいて生じた、酸解離性基が酸発生剤の効果により脱離した成分を更に揮発させることができる。その結果、放射線照射部における凹状のくぼみが更に深化し（凹部３ｂの膜厚が更に薄くなり）、凹部３ｂの膜厚が前記凸部３ａの膜厚に対して１０％以上薄い形状の塗膜を形成することができる。
工程（ｉ）において、フッ素原子を有する酸解離性基を含有する化合物を含む組成物を用いると、工程（ｉｉｉ）により、基板上に、撥液性の凸部３ａと、該部分より親液性の凹部３ｂとを有する塗膜２が形成される。そして、このような塗膜２上に液状の膜形成材料を塗布すると、凸部３ａと凹部３ｂの膜厚差が大きいため、塗膜表面の凹凸により凹部３ｂ上に該材料が集まりやすくなるが、この塗膜表面形状の効果だけではなく、該表面の親液・撥液性により、凹部３ｂ上に該材料が集まりやすくなり、より所望の形状の、具体的には微細なパターンを有する配線を形成しやすくなる。
また、工程（ｉ）において、フッ素原子を有する酸解離性基を含有する化合物を含む組成物を用いると、放射線照射により、フッ素原子を有する基が脱離することなる。この脱離基は比較的揮発し易いため、工程（ｉｉｉ）において、より簡便に、凸部３ａと凹部３ｂの膜厚差の大きい塗膜２を形成することができる。
工程（ｉｉｉ）における塗膜２を加熱する方法としては、例えば、該塗膜付基板を、ホットプレート、バッチ式オーブンまたはコンベア式オーブンを用いて加熱する方法、ドライヤー等を用いて熱風乾燥する方法、真空ベークする方法が挙げられる。
前記加熱の条件は、工程（ｉ）で用いる感放射線性組成物の組成や、工程（ｉｉ）で得られた塗膜の厚み等によっても異なるが、好ましくは６０℃〜１５０℃で３分間〜３０分間程度である。
工程（ｉｉｉ）では、凹部３ｂの膜厚が前記凸部３ａの膜厚に対して、好ましくは２％以上薄い、より好ましくは２％〜４０％薄い、さらに好ましくは１０％〜３０％薄い形状の塗膜を形成することが望ましい。得られる塗膜がこのような形状を有していると、凹部３ｂに膜形成材料を塗布する際に、塗膜表面の凹凸の段差により、凹部３ｂから該材料が溢れ出にくく、また、凹部３ｂ以外の箇所に該材料が残りにくくなるため、多量の膜形成材料を塗布することができ、多量の配線材料を用いても微細なパターンを有する配線を得ることができる。
凹部３ｂおよび凸部３ａの膜厚は、具体的には、下記実施例に記載の方法で測定することができる。
尚、工程（ｉｉｉ）で得られる凹部３ｂの膜厚は、所望の用途に応じ適宜調整すればよいが、好ましくは０．０１μｍ〜１８μｍ、より好ましくは０．０５μｍ〜１５μｍである。
前記凹部３ｂ表面と凸部３ａ表面のテトラデカンに対する接触角差（凸部３ａ表面の接触角−凹部３ｂ表面の接触角）は、好ましくは３０°以上であり、より好ましくは４０°以上、さらに好ましくは５０°以上である。接触角差が前記範囲にあることにより、下記工程（ｉｖ）において、凸部３ａ表面にも液状の膜形成材料を塗布した場合であっても、撥液部である凸部３ａにおいて、該材料をはじき、親液部である凹部３ｂに該材料が移動しやすくなることにより、凹部３ｂに沿った配線の形成が可能となる。
前記接触角差は、具体的には、下記実施例に記載の方法で測定することができる。
尚、凹部３ｂ表面および凸部３ａ表面とは、それぞれ図１（ｃ）で示すように、基板１０上に形成された塗膜の、基板１０に接する側とは反対側の表面のことをいう。
得られる凹部３ｂと凸部３ａが、凹部３ｂの膜厚が前記凸部３ａの膜厚に対して１０％以上薄く、かつ、凹部３ｂ表面と凸部３ａ表面のテトラデカンに対する接触角差が３０°以上という条件を満たすと、前記と同様の理由から、多量の膜形成材料を凹部３ｂ上のみに容易に塗布することが可能となる。
〔凹部上に膜を形成する方法〕
本発明に係る製造方法は、前記工程（ｉｉｉ）で得られた凹部３ｂ上に膜を形成する方法を含む。
［工程（ｉｖ）］
図２（ａ）は、本発明の実施形態の膜形成方法における膜形成材料の塗布を模式的に説明する図である。
工程（ｉｖ）では、前記凹部３ｂ上に膜形成材料４を塗布する。
尚、膜形成材料４については、以下で具体的に説明する。
前記塗布の方法としては、特に限定されず、ＷＯ２０１４／１７８２７９記載の塗布方法を使用することができる。
また、微細で厚みがあり、低抵抗で断線しにくい配線を形成する観点からは、オフセット印刷が好ましい。オフセット印刷は、例えば、特開２０１０−１５９３５０号公報、特開２０１１−１７８００６号公報の記載に基づいて行うことができる。
前記工程（ｉｉｉ）で得られた膜形成材料４の塗膜５は、撥液性の凸部３ａとそれより親液性の凹部３ｂとを有するため、液状の膜形成材料４を用いる場合には、前記いずれの方法を用いても、凸部３ａでは該材料がはじかれ、凹部３ｂに集まりやすいため、凹部３ｂに沿って膜形成材料４が塗布された状態となる。
［工程（ｖ）］
工程（ｖ）では、工程（ｉｖ）で得られた膜形成材料付基板を加熱する。
図２（ｂ）は、基板上に形成された本発明の実施形態のパターンを模式的に示す図である。
この工程（ｖ）により、パターン５が形成される。
前記加熱の温度としては特に限定されないが、１９０℃以下が好ましい。また、基板１０として、ポリエチレンテレフタレートなどの耐熱性に乏しいフィルムを用いる場合には、該フィルムの耐熱温度以下、具体的には１５０℃以下が好ましい。
また、加熱時間も特に制限されないが、１分間〜１２０分間が好ましく、３分間〜６０分間がより好ましい。
前記加熱の方法としては、例えば、ホットプレート、バッチ式オーブンまたはコンベア式オーブンを用いて加熱する方法、ドライヤー等を用いて熱風乾燥する方法、真空ベークする方法が挙げられる。
〔導電性パターンの形成方法〕
本発明においては、本発明の実施形態である凹パターンを有する基材の製造方法の工程（ｉ）、工程（ｉｉ）および工程（ｉｉｉ）により形成された基材を用い、膜形成材料として導電膜形成インクや導電膜形成ペーストを用いることにより、上述した本発明の実施形態の膜形成方法と同様の方法で、本発明の導電膜を形成することができる。
〔電子回路および電子デバイス〕
本発明の電子回路は、前記導電性パターンの形成方法によって製造された配線を有し、好ましくは、前記導電性パターンの形成方法によって製造された配線と基板との積層体を有する。
また、本発明の薄膜トランジスタ、ＭＯＳ電界効果トランジスタを用いた電子デバイスは、前記電子回路を有する。このため、小型化、薄型化、高機能化された電子デバイスとなる。
前記電子デバイスとしては、例えば、液晶ディスプレイ、携帯電話等の携帯情報機器、デジタルカメラ、有機ディスプレイ、有機ＥＬ照明、各種センサーやウェアラブルデバイスが挙げられる。
［実施例１〜３および比較例１〜２］
表１に示す種類、含有量の各成分を混合し、界面活性剤としてポリフローＮｏ７５（共栄社化学（株）製）０．１質量部を加え、固形分濃度が２０質量％となるように、それぞれ［Ｂ］溶剤として、ジエチレングリコールジメチルエーテルを加えた後、孔径０．５μｍのミリポアフィルタでろ過することにより、各感放射線性組成物を調製した。尚、表１中の「−」は該当する成分を使用しなかったことを表す。
＜膜評価＞
実施例１〜３および比較例１〜２で調製した各感放射線性組成物を用いて膜形成を行い、以下の評価を実施した。結果を表２に示す。
［接触角］
無アルカリガラス基板上に、実施例１〜３または比較例１〜２で調製した感放射線性組成物をそれぞれスピンナーで塗布した後、９０℃のホットプレート上で２分間プレベークすることにより０．５μｍ厚の塗膜を形成した。次いで、得られた塗膜に石英マスク（コンタクト）を介して高圧水銀ランプを用い（露光機：大日本科研社製ＭＡ−１４００）、露光量を２５０ｍＪ／ｃｍ２として放射線照射を行った。その後、ホットプレートを用い１１０℃で５分ベークすることにより、露光部（凹部）が親液部となり、露光部分以外（凸部）が撥液部となった、親液部と撥液部とによりパターニングされた膜（以下、「親撥パターニング膜」と称することがある。）を形成した。形成された親撥パターニング膜において、接触角計（協和界面科学社製ＣＡ−Ｘ）を用い、親液部に相当する露光部の塗膜表面、撥液部に相当する未露光部分の塗膜表面それぞれにおける、水、デカンおよびテトラデカンの接触角を測定し、親撥性能を確認した。尚、表２中、露光部表面における水の接触角を「親液部 水」と示し、未露光部表面における水の接触角を「撥液部 水」と示す。デカンやテトラデカンの接触角についても同様に示す。
［凹パターニング性確認］
前記［接触角］と同様の方法で得られた膜に関して、露光部（凹部）と未露光部（凸部）の膜厚を接触式膜厚計（キーエンス製：アルファステップＩＱ）で測定した。そして、未露光部の膜厚と露光部の膜厚との差を算出し、下記式からの膜厚減少率（％）を算出することにより凹形状形成性を確認した。
［親撥パターン上でのインク塗布アシスト性能評価］
図３は、実施例で使用した石英マスクを示す図であり、（ａ）は平面図であり、（ｂ）は断面図である。
石英マスクとして、図３に示すような石英マスク（Ｌ／Ｓ＝５０μｍ／４５０μｍ）を用いた以外は、前記［接触角］と同様の方法で親撥パターニング膜を形成し、得られた凹部付近に、自動極小接触角計（協和界面社製ＭＣＡ−２）を用い、マイクロキャピラリーにてテトラデカンを６０ｐｌを滴下し、５秒後に滴下部分を滴下方向から（上から）マイクロスコープにて観察した。
図４ａは、良好なパターニングの例を示す拡大写真である。
図４ｂは、不良なパターニングの例を示す拡大写真である。
その結果、親撥パターンに沿ってテトラデカンがパターニングできれば○、つまり、図４ａに示すように、形成された凹ラインがテトラデカンの液滴により乱れていない場合を○と評価し、テトラデカンが親撥パターンの凹部以外の場所に存在する場合には×、つまり、図４ｂに示すように、凹ラインがテトラデカンの液滴により乱れた場合を×として評価した。
その他幾つかのパターニング例を示す。図５ａから図５ｄは、本実施例によって得られた感放射線性組成物の塗膜の一つに、各種親液性パターンを形成し、銅を含む膜形成インクを滴下した後を観察した写真である。図５ａは、５０μｍ幅の直線状の親液性パターンを形成し、銅を含む膜形成インクを滴下した後を観察した写真である。図５ｂは、一辺が２００μｍの正方形の親液性パターンを形成し、図５ａと同様の観察を行った写真である。図５ｃは、５０μｍ幅の直線が交差する親液性パターンを形成し、図５ａと同様の観察を行った写真である。図５ｄは、５０μｍ幅の直線を格子状に配置した親液性パターンを形成し、図５ａと同様の観察を行った写真である。親液性パターンに沿って、滴下したインクが濡れ広がって良好なパターンを形成していることがわかる。
図６は、本実施例によって得られた感放射線性組成物の塗膜の一つに、線幅が１０μｍ、８μｍ、６μｍ、５μｍの直線状の親液性パターンを形成し、テトラデカンを滴下した後を観察した写真である。この内で最小線幅が５μｍの親液性パターンにおいても良好なパターンを形成していることがわかる。
図７ａは、本実施例によって得られた感放射線性組成物の塗膜の一つに、線幅が５μｍ、６μｍ、７μｍ、８μｍ、１０μｍ、１２μｍの直線状の親液性パターンを形成し、銀を含む膜形成インクをスピンコート法により塗布した後を観察した写真である。図７ｂは、線幅が５μｍの直線状の親液性パターン付近を拡大した写真である。図７ｃは、線幅が７μｍの直線状の親液性パターン付近を拡大した写真である。親液性のパターンに沿って、滴下したインクが濡れ広がって良好なパターンを形成し、特に、この内で最小線幅の５μｍの直線状の親液性パターンにおいても良好なパターンを形成していることがわかる。
図８は、本実施例によって得られた感放射線性組成物の塗膜の一つに、線幅が５０μｍの直線状の親液性パターンを形成し、銀を含む膜形成インクをディッピング法により塗布した後の基板外観及びパターンを観察した写真である。
図９は、本実施例によって得られた感放射線性組成物の塗膜の一つに、線幅が５μｍ、６μｍ、７μｍ、８μｍ、１０μｍ、１２μｍ、１４μｍの直線状の親液性パターンを形成した直後と、銀を含む膜形成インクをディッピング法により塗布した後を観察した写真である。親液性パターンに沿って、滴下したインクが濡れ広がって良好なパターンを形成し、特に、この内で最小線幅の５μｍの直線状の親液性パターンにおいても良好なパターンを形成していることがわかる。
［親撥パターニング膜形成の露光感度評価］
石英マスクとして、図３の石英マスク（Ｌ／Ｓ＝５０μｍ／４５０μｍ）を用い、露光量を５０ｍＪ／ｃｍ２、１００ｍＪ／ｃｍ２、１５０ｍＪ／ｃｍ２、２００ｍＪ／ｃｍ２、２５０ｍＪ／ｃｍ２および３００ｍＪ／ｃｍ２に変化させて親撥パターニング膜を形成し、前記［凹パターニング性確認］と同様の方法で、膜厚減少率を算出した。
膜厚減少率は、露光量が大きくなれば、大きくなるが、膜厚減少率が、１０％以上になった際の露光量を感度として感度評価を行った。
図１０ａは、実施例１で調製された感放射線性組成物の、露光量と露光後の測定された膜厚を示す図である。図１０ｂは、露光量と露光後の測定されたテトラデカンによる接触角を示す図である。
表２の結果から実施例１〜実施例３で調製された感放射線性組成物を用いて形成された親撥パターニング膜は、比較例１〜比較例２で調製された感放射線性組成物を用いて形成された比較例の膜と比べ、良好な親撥性能、パターニング性を有することがわかった。
［実施例４〜７］
＜膜評価＞
前記実施例１〜３とは独立に作製した各感放射線性組成物（実施例４〜７）を用いて膜形成を行い、以下の評価を実施した。結果を表３に示す。

［接触角］
実施例４〜７で調製した各感放射線性組成物に対し、前述の［実施例１〜３および比較例１〜２］と同様の方法で塗膜を形成した。形成された親撥パターニング膜において、接触角計（協和界面科学社製ＣＡ−Ｘ）を用い、親液部に相当する露光部の塗膜表面、撥液部に相当する未露光部分の塗膜表面それぞれにおける、水およびテトラデカンの接触角を測定し、親撥性能を確認した。特に露光前及び露光後の接触角の差を見ると、テトラデカンに対しては６０°前後、水に対しては３０°から６０°の変化が見られた。形成された親撥パターニング膜において、微細なパターンを有する電極や配線を形成しやすくなる。
［凹パターニング性確認］
前記［接触角］と同様の方法で得られた膜に関して、露光部（凹部）と未露光部（凸部）の膜厚を接触式膜厚計（キーエンス製：アルファステップＩＱ）で測定した。そして、未露光部の膜厚と露光部の膜厚との差を算出した。実施例５及び実施例６では露光によって膜厚がほぼ半減しているが、実施例７は露光によって膜厚はほぼ変わらない。つまり、感放射線性組成物の組成を調整することで、親液部・撥液部の境界を明確に保ちつつ、露光よる膜厚変化量の制御が可能であることを意味する。
［表面自由エネルギー］
前記［接触角］と同様の方法で得られた膜に関して、露光部（凹部）と未露光部（凸部）の表面自由エネルギーをＹｏｕｎｇ式及び拡張Ｆｏｗｋｅｓ式を用いて算出した。図１１には、露光の前後における表面自由エネルギー及びその各成分（水素結合成分、極性成分、分散成分）を示す。露光によって大幅な表面自由エネルギーの上昇が見られる。
［屈折率］
実施例４〜７で調製した各感放射線性組成物に対し、膜厚を４０８ｎｍ、６３３ｎｍ、８２８ｎｍのサンプルを用意した以外は前述の［実施例１〜３および比較例１〜２］と同様の方法で塗膜を形成した。形成された親撥パターニング膜において、屈折率を、プリズムカメラ（メトリコン社製：Ｍｏｄｅｌ−２０１０）、分光エリプソメトリ法（Ｊ．Ａ．Ｗｏｏｌｌａｍ社製：Ｍ−２０００Ｄ）を用いて測定した。
結果を表４に示す。表中において、プリズムカメラによる測定を測定１とし、分光エリプソメトリ法による測定を測定２として示した。感放射線性組成物により得られた塗膜は、露光後に屈折率が上昇することが分かった。
［その他］
前記実施例１〜３とは独立に作製した各感放射線性組成物に対し、前述の［実施例１〜３および比較例１〜２］と同様の方法で塗膜を形成した。形成された塗膜において、露光部の透過率、比誘電率、降伏電圧及びリーク電流の測定を行った。結果を表５に示す。図１２は、測定された透過率と入射光の波長の関係を示す。感放射線性組成物から得られた塗膜は、高い透明性と、通常の架橋アクリル樹脂と同程度の絶縁耐性を有することがわかった。
〔電子デバイス〕
＜第１実施形態＞
図１３を用いて、本発明の第１実施形態に係る薄膜トランジスタの構成について詳細に説明する。図１３は、本発明の第１実施形態に係る薄膜トランジスタの構成を説明する断面図である。本実施形態においては、半導体層１２に対して下方にソース電極１４ｂ及びドレイン電極１４ｃが設けられ、上方にゲート電極１４ａが設けられる所謂順スタガ型の薄膜トランジスタについて説明する。
図１３に示すように、本実施形態に係る薄膜トランジスタは、基板１０上に設けられた第一の絶縁層１１と、第一の絶縁層１１にエネルギーを照射して形成された照射部１１ｂ上に設けられたソース電極１４ｂ及びドレイン電極１４ｃと、第一の絶縁層１１とソース電極１４ｂとドレイン電極１４ｃとを覆うように設けられた半導体層１２と、半導体層１２上に設けられた第二の絶縁層１３と、第二の絶縁層１３上に設けられたゲート電極１４ａとを具備する。本実施形態に係る薄膜トランジスタにおいては、ソース電極１４ｂ及びドレイン電極１４ｃが親撥材から成る第一の絶縁層１１上に位置し、それに埋め込まれるように設けられている。このためにソース電極１４ｂ及びドレイン電極１４ｃによる凹凸を抑え、平坦性の高い薄膜トランジスタとなっている。
図１４及び図１５を用いて、本発明の第１実施形態に係る薄膜トランジスタの製造方法について詳細に説明する。図１４及び図１５は、本発明の第１実施形態に係る薄膜トランジスタの製造方法を説明する断面図である。本実施形態においては、まず、基板１０の第一面上に親撥材からなる第一の絶縁層１１を形成する（図１４（ａ））。
使用できる基板１０の材質としては、例えば、ガラス、石英、シリコン、樹脂等を挙げることができる。
また、基板１０としては、感放射線性組成物上に形成する配線の製造方法で最終的に得られる配線付基板をそのまま電子回路等に用いることが好ましいことから、従来電子回路に用いられてきた、樹脂製基板、ガラス基板、半導体基板が好ましい。
尚、基板１０に親撥材を形成する前に、必要に応じて基板表面を洗浄、粗面化、微少な凹凸面の付与等の前処理を施しておいてもよい。
親撥材は感放射線性組成物から成る溶液を基板に塗布することで形成される。感放射線性組成物から成る溶液の塗布方法としては特に限定されず、ＷＯ２０１４／１７８２７９記載の塗布方法を用いることができる。これらの塗布方法の中でも、特にスリットダイ塗布法またはスピンコート法が好ましい。
感放射線性組成物の塗布によって形成される親撥材の厚みは、所望の用途に応じ適宜調整すればよいが、好ましくは０．１μｍ〜２０μｍ、より好ましくは０．２μｍ〜１０μｍである。
感放射線性組成物の塗布後にプリベークを行ってもよい。プレベークの条件は、用いる感放射線性組成物の組成等によっても異なるが、好ましくは６０℃〜１２０℃で１分間〜１０分間程度である。
次に、第一の絶縁層１１上のソース電極を形成する領域（以下、ソース電極形成領域と呼ぶ。）及びドレイン電極を形成する領域（以下、ドレイン電極形成領域と呼ぶ。）に、それぞれソース電極１４ｂ及びドレイン電極１４ｃを形成するが、本実施形態においては、塗布法を用いる。具体的には、第一の絶縁層１１上のソース電極形成領域及びドレイン電極形成領域に特定波長のエネルギーを照射してソース電極形成領域及びドレイン電極形成領域を親液性にするとともに凹部を形成する（図１４（ｂ））。図１４（ｂ）に示すように、基板１０上に形成された親撥材の所定の領域にエネルギーが照射され、照射部１１ｂと未照射部１１ａとを有する塗膜が形成される。
図１４（ｂ）の工程により、親撥材において酸解離性基が酸発生剤の効果により脱離し揮発する。その結果、照射部１１ｂの膜厚が未照射部１１ａの膜厚に比べ薄くなり、凹部が形成される。このとき、酸解離性基がフッ素原子を有していれば、図１４（ｂ）の工程で得られた未照射部１１ａは撥液性を示すが、照射部１１ｂは酸解離性基の消失に伴い、未照射部１１ａに比べ親液性となる。
したがって、図１４（ｂ）の工程において、フッ素原子を有する酸解離性基を含有する化合物を含む組成物を用いると、この工程により、基板上に、撥液性の未照射部１１ａと、該部分より親液性の凹部である照射部１１ｂとを有する塗膜が形成される。
図１４（ｂ）の工程では、形成したい配線の形状と同様の形状の照射部が形成されるように、所定のパターンを有するフォトマスクを介して、または直描式露光装置を用いて所定のパターンを描画露光することができる。
本発明において、露光に使用される放射線としては、可視光線、紫外線、遠紫外線、荷電粒子線、Ｘ線等を使用できる。これらの放射線の中でも、波長が１９０ｎｍ〜４５０ｎｍの範囲にある放射線が好ましく、特に３６５ｎｍの紫外線を含む放射線が好ましい。
図１４（ｂ）の工程における露光量は、凹部の膜厚が、下記範囲となるように放射線を露光することが好ましい。
第一の絶縁層１１における凹部の膜厚は、親撥材の組成にも依るが、第一の絶縁層２１の凹部以外の領域の膜厚に比べて５〜３０％程度薄くなる。本実施形態においては第一の絶縁層１１の凹部以外の領域の膜厚に比べて１０から３０％程度薄い。
図示はしないが、第一の絶縁層１１のパターニング後にポストベークを行ってもよい。ポストベークの条件は、用いる親撥材の組成等によっても異なるが、好ましくは６０℃〜１２０℃で１分間〜１０分間程度である。ポストベークにより、照射部３１において生じた酸解離性基が酸発生剤の効果により脱離した成分を更に揮発させることができる。その結果、照射部３１における凹状のくぼみが更に深化し（凹部の膜厚が更に薄くなり）、凹部の膜厚が凹部以外の領域の膜厚に対して１０％以上薄い形状の塗膜を形成することができる。
親撥材として、フッ素原子を有する酸解離性基を含有する化合物を含む組成物を用いると、更にポストベークを組み合わせることにより、基板上に、撥液性の領域と、該領域より親液性の、更に深化した凹部とを有する塗膜が形成される。そして、このような塗膜上に液状の膜形成材料を塗布すると、未照射部１１ａと照射部１１ｂの膜厚差が大きいため、塗膜表面の凹凸により凹部に該材料が集まりやすくなるが、この塗膜表面形状の効果だけではなく、該表面の親液・撥液性により、凹部上に該材料が集まりやすくなり、より所望の形状の、具体的には微細なパターンを有する配線を形成しやすくなる。
また、親撥材において、フッ素原子を有する酸解離性基を含有する化合物を含む組成物を用いると、エネルギー照射により、フッ素原子を有する基が脱離することなる。更に、この脱離基は比較的揮発し易いため、ポストベークにおいて、より簡便に、凹部とそれ以外の領域の膜厚差の大きい塗膜を形成することができる。
ポストベークにおける塗膜を加熱する方法としては、例えば、該塗膜付基板を、ホットプレート、バッチ式オーブンまたはコンベア式オーブンを用いて加熱する方法、ドライヤー等を用いて熱風乾燥する方法、真空ベークする方法が挙げられる。
前記加熱の条件は、親撥材の組成や、塗膜の厚み等によっても異なるが、好ましくは６０℃〜１５０℃で３分間〜３０分間程度である。
ポストベークでは、凹部の膜厚がそれ以外の領域の膜厚に対して、好ましくは２％以上薄い、より好ましくは２％〜４０％薄い、さらに好ましくは１０％〜３０％薄い形状の塗膜を形成することが望ましい。得られる塗膜がこのような形状を有していると、凹部に膜形成材料を塗布する際に、塗膜表面の凹凸の段差により、凹部から該材料が溢れ出にくく、また、凹部以外の箇所に該材料が残りにくくなるため、多量の膜形成材料を塗布することができる。よって、凹部のくぼみの分だけ厚く形成できるために低抵抗の配線を得ることができ、更に、多量の配線材料を用いても直線性に優れ、微細なパターンを有する配線を得ることができる。
尚、ポストベークで得られる凹部の膜厚は、所望の用途に応じ適宜調整すればよいが、好ましくは０．０１μｍ〜１８μｍ、より好ましくは０．０５μｍ〜１５μｍである。
そして、第一の絶縁層１１上に金属を含む溶液を塗布してソース電極形成領域及びドレイン電極形成領域にそれぞれソース電極１４ｂ及びドレイン電極１４ｃを形成する（図１４（ｃ））。
前記塗布の方法としては、特に限定されず、ＷＯ２０１４／１７８２７９記載の塗布方法を用いることができる。この中でも特にディッピング法、スプレー法、スピンコート法、スリットダイ塗布法、オフセット印刷法、インクジェット印刷、ディスペンス法が好ましい。
エネルギー照射で得られた親撥材は、撥液性の未照射部１１ａとそれより親液性の照射部１１ｂとを有するため、液状の膜形成材料を用いる場合には、未照射部１１ａでは該材料がはじかれ、照射部１１ｂに集まりやすいため、照射部１１ｂに沿って電極材料が塗布された状態となる。
また、本実施形態の親撥材上で形成された本実施形態の導電性パターンにおいては、導通性および密着性等の特性にも優れ、微細なパターンを有する配線や電極の形成に有効となる。
更に、本実施形態においては、公知のフォトリソグラフィ工程を用いずとも、ソース電極１４ｂ及びドレイン電極１４ｃを形成することができる。このため、作製工程数を削減することが可能である。
更に、ソース電極１４ｂ及びドレイン電極１４ｃをエネルギー照射によって形成された凹部へ埋め込むように形成すれば、これらの電極による凹凸を抑制することができ、平坦性の高い薄膜トランジスタを得ることができる。
また、図示はしないが、ソース電極１４ｂ及びドレイン電極１４ｃを形成した後に、基板の全面に第一面側より特定波長のエネルギーを照射して第一の絶縁層１１の未照射部１１ａを親液性にするとともに薄膜化してもよい。これにより、工程終了後に外部から紫外線等が薄膜トランジスタ内に侵入することがあっても、当該紫外線によって親撥材の改質や薄膜化が生じることがなく、得られる薄膜トランジスタの安定性が向上する。
次に、第一の絶縁層１１とソース電極１４ｂとドレイン電極１４ｃとを覆うように半導体層１２を形成する（図１５（ａ））。
半導体層１２としては、アモルファスシリコンまたは多結晶シリコンを用いることができる。また、半導体層４０としては、酸化物半導体を用いてもよい。具体的には、ＩｎＧａＺｎＯ系、ＩｎＺｎＯ系、ＩｎＯ系、ＧａＯ系、ＳｎＯ系、あるいはそれらの混合物の酸化物半導体を用いることができる。あるいは、ガリウム砒素（ＧａＡｓ）等の無機半導体や、ポリチオフェンやポリアリルアミン及びそれらの誘導体のような高分子有機半導体や、ペンタセンやテトラセンおよびそれらの誘導体のような低分子有機半導体を用いることができる。半導体層４０の形成方法として、酸化物半導体では、スパッタリング法、真空蒸着法、レーザアブレーション法等を用いることができ、有機半導体では、インクジェットやを用いることができる。
半導体層１２上にゲート絶縁膜として機能する第二の絶縁層１３を形成する（図１５（ｂ））。第二の絶縁層１３の材料は特に限定されるものではないが、具体的には、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３などの無機系材料や、フッ素樹脂、ポリエステル／メラミン樹脂系、ポリビニルフェノール（ＰＶＰ）、ポリビニルアルコール（ＰＶＡ）などの有機系材料などを用いることができる。第二の絶縁層２３の形成方法として、例えば、スピンコート法、凸版印刷法、インクジェット法、真空蒸着法、スパッタリング法、ＣＶＤ法などを用いることができるが、これらに限定されるものではない。
次に、第二の絶縁層１３上にゲート電極１４ａを形成する（図１５（ｃ））。本実施形態においては、フォトリソグラフィ技術を用いてゲート電極１４ａを形成する。図示はしないが、先ず、第二の絶縁層１３上に、導電膜を形成する。導電膜の形成には、スパッタ法、真空蒸着法、パルスレーザ堆積法、イオンプレーティング法、有機金属気相成長法などに代表される薄膜堆積法を用いることができる。次いで、導電膜上にフォトレジストを形成する。次いで、フォトレジストをマスクとして、導電膜を選択的にエッチングすることによりゲート電極１４ａを形成する。また、フォトレジストは、ゲート電極１４ａ形成後に除去する。
ゲート絶縁膜として機能する第二の絶縁層１３としては、親撥材を用いてもよい。この場合、第二の絶縁層１３は親撥材から成り、ゲート電極１４ａを形成することは、第二の絶縁層１３上のゲート電極を形成する領域（以下、ゲート電極形成領域と呼ぶ。）に特定波長のエネルギーを照射してゲート電極形成領域を親液性にするとともに凹部を形成し、第二の絶縁層１３上に金属を含む溶液を塗布してゲート電極形成領域にゲート電極を形成する。これにより、ゲート電極１４ａをエネルギー照射によって形成された凹部へ埋め込むように形成すれば、電極による凹凸を抑制することができ、平坦性の高い薄膜トランジスタを得ることができる。
第二の絶縁層１３における凹部の膜厚は、親撥材の組成にも依るが、第二の絶縁層１３の凹部以外の領域の膜厚に比べて５〜３０％程度薄くなる。本実施形態においては第二の絶縁層１３の凹部以外の領域の膜厚に比べて１０から３０％程度薄い。
ゲート電極１４ａを形成した後に、基板の全面に第一面側より特定波長のエネルギーを照射して第二の絶縁層１３の未照射部を親液性にするとともに薄膜化してもよい。これにより、工程終了後に外部から紫外線等が薄膜トランジスタ内に侵入することがあっても、当該紫外線によって親撥材の改質や薄膜化が生じることのない、安定した薄膜トランジスタを得ることができる。
＜第２実施形態＞
図１６を用いて、本発明の第２実施形態に係る薄膜トランジスタの構成について詳細に説明する。図１６は、本発明の第２実施形態に係る薄膜トランジスタの構成を説明する断面図である。本実施形態においては、半導体層に対して上方にソース電極２４ｂ、ドレイン電極２４ｃ及びゲート電極２４ａが設けられる所謂プレーナ型の薄膜トランジスタについて説明する。
図１６に示すように、本実施形態に係る薄膜トランジスタは、基板１０上に設けられた半導体層２２と、半導体層上に設けられたソース電極２４ｂ及びドレイン電極２４ｃと、半導体層２２とソース電極２４ｂとドレイン電極２４ｃとを覆うように設けられた絶縁層２３と、絶縁層２３上に設けられたゲート電極２４ａとを具備する。本実施形態に係る薄膜トランジスタにおいては、ゲート電極２４ａが親撥材から成る絶縁層２３上に位置し、それに埋め込まれるように設けられている。このためにゲート電極２４ａによる凹凸を抑え、平坦性の高い薄膜トランジスタとなっている。
図１７及び図１８を用いて、本発明の第２実施形態に係る薄膜トランジスタの製造方法について詳細に説明する。図１７及び図１８は、本発明の第２実施形態に係る薄膜トランジスタの製造方法を説明する断面図である。本実施形態においては、まず、基板１０の第一面上に下地膜となる絶縁層２１を形成し、絶縁層２１上に半導体層２２を形成する（図１７（ａ））。半導体層２２としては、第１実施形態で示した方法を用いることができるため、ここでは詳細な説明は省略する。
次に、半導体層２２上にソース電極２４ｂ及びドレイン電極２４ｃを形成する（図１７（ｂ））。本実施形態においては、フォトリソグラフィ技術を用いてソース電極２４ｂ及びドレイン電極２４ｃを形成する。図示はしないが、先ず、基板１０上に、導電膜を形成する。導電膜の形成には、スパッタ法、真空蒸着法、パルスレーザ堆積法、イオンプレーティング法、有機金属気相成長法などに代表される薄膜堆積法を用いることができる。次いで、導電膜上にフォトレジストを形成する。次いで、フォトレジストをマスクとして、導電膜を選択的にエッチングすることによりソース電極２４ｂ及びドレイン電極２４ｃを形成する。また、フォトレジストは、ソース電極２４ｂ及びドレイン電極２４ｃ形成後に除去する。
次に、半導体層２２とソース電極２４ｂとドレイン電極２４ｃとを覆うように、親撥材からなり、ゲート絶縁膜として機能する絶縁層１３を形成する（図１７（ｃ））。親撥材からなる絶縁層１３の形成方法は、第１実施形態で示した方法を用いることができるため、ここでは詳細な説明は省略する。
次に、絶縁層２３上のゲート電極を形成する領域（以下、ゲート電極形成領域と呼ぶ。）にゲート電極２４ａを形成するが、本実施形態においては、塗布法を用いる。具体的には、絶縁層２３上のゲート電極形成領域に特定波長のエネルギーを照射してゲート電極形成領域を親液性にするとともに凹部を形成する（図１８（ａ））。そして、絶縁層２３上に金属を含む溶液を塗布してゲート電極形成領域にゲート電極２４ａを形成する（図１８（ｂ））。親撥材上のゲート電極２４ａの形成方法は、第１実施形態で示したソース電極２４ｂ及びドレイン電極２４ｃの形成方法と同様の方法を用いることができるため、ここでは詳細な説明は省略する。
絶縁層２３における凹部の膜厚は、親撥材の組成にも依るが、絶縁層２３の凹部以外の領域の膜厚に比べて５〜３０％程度、好ましくは１０〜２０％程度薄くなる。本実施形態においては絶縁層２１の凹部以外の領域の膜厚に比べて１０から３０％程度薄い。
ゲート電極２４ａを形成した後に、基板の全面に第一面側より特定波長のエネルギーを照射して絶縁層２３の未照射部２３ａを親液性にするとともに薄膜化してもよい。これにより、工程終了後に外部から紫外線等が薄膜トランジスタ内に侵入することがあっても、当該紫外線によって親撥材の改質や薄膜化が生じることがなく、得られる薄膜トランジスタの安定性が向上する。
＜第３実施形態＞
図１９を用いて、本発明の第３実施形態に係る薄膜トランジスタの構成について詳細に説明する。図１９は、本発明の第３実施形態に係る薄膜トランジスタの構成を説明する断面図である。本実施形態においては、半導体層３４に対して下方にソース電極３２ｂ、ドレイン電極３２ｃ及びゲート電極３２ａが設けられる所謂逆プレーナ型の薄膜トランジスタについて説明する。
尚、本実施形態において前述の第１実施形態及び第２実施形態と同様の材料や工程については、特に断らない限りその繰り返しの説明は省略する。
図１９に示すように、本実施形態に係る薄膜トランジスタは、基板上に設けられた第一の絶縁層３１と、第一の絶縁層３１上に設けられたゲート電極３２ａと、第一の絶縁層３１とゲート電極３２ａを覆うように設けられた第二の絶縁層３３と、第二の絶縁層３３上に設けられたソース電極３２ｂ及びドレイン電極３２ｃと、第二の絶縁層３３とソース電極３２ｂとドレイン電極３２ｃとを覆うように設けられた半導体層３４とを具備する。本実施形態に係る薄膜トランジスタにおいては、ゲート電極３２ａが親撥材から成る絶縁層３１上に位置し、それに埋め込まれるように設けられている。このためにゲート電極３２ａによる凹凸を抑え、平坦性の高い薄膜トランジスタとなっている。
図２０及び図２１を用いて本発明の第３実施形態に係る薄膜トランジスタの製造方法について詳細に説明する。図２０及び図２１は、本発明の第３実施形態に係る薄膜トランジスタの製造方法を説明する断面図である。本実施形態においては、まず、基板１０の第一面上に親撥材からなる第一の絶縁層３１を形成する（図２０（ａ））。
次に、第一の絶縁層３１上の所定のゲート電極形成領域にゲート電極３２ａを形成するが、本実施形態においては、塗布法を用いる。具体的には、第一の絶縁層３１上のゲート電極形成領域に特定波長のエネルギーを照射してゲート電極形成領域を親液性にするとともに凹部を形成する（図２０（ｂ））。そして、第一の絶縁層３１上に金属を含む溶液を塗布してゲート電極形成領域にゲート電極３２ａを形成する（図２０（ｃ））。
第一の絶縁層３１における凹部の膜厚は、親撥材の組成にも依るが、第一の絶縁層３１の凹部以外の領域の膜厚に比べて５〜３０％程度、好ましくは１０〜２０％程度薄くなる。本実施形態においては第一の絶縁層３１の凹部以外の領域の膜厚に比べて１０から３０％程度薄い。
図示はしないが、ゲート電極３２ａを形成した後に、基板の全面に第一面側より特定波長のエネルギーを照射して第一の絶縁層３１の未照射部３１ａを親液性にするとともに薄膜化してもよい。これにより、工程終了後に外部から紫外線等が薄膜トランジスタ内に侵入することがあっても、当該紫外線によって親撥材の改質や薄膜化が生じることがなく、得られる薄膜トランジスタの安定性が向上する。
次に、第一の絶縁層３１とゲート電極３２とを覆うように、ゲート絶縁膜として機能する第二の絶縁層３３を形成する（図２１（ａ））。
第二の絶縁層３３上にソース電極３２ｂ及びドレイン電極３２ｃを形成する（図２１（ｂ））。
第二の絶縁層３３とソース電極３２ｂとドレイン電極３２ｃとを覆うように半導体層３４を形成する（図２１（ｃ））。
第二の絶縁層３３として、親撥材を用いてもよい。この場合、第二の絶縁層３３は親撥材から成り、ソース電極３２ｂ及びドレイン電極３２ｃを形成することは、第二の絶縁層３２上のソース電極形成領域及びドレイン電極形成領域に特定波長のエネルギーを照射してソース電極形成領域及びドレイン電極形成領域を親液性にするとともに凹部を形成し、第二の絶縁層３３上に金属を含む溶液を塗布してソース電極形成領域及びドレイン電極形成領域にソース電極３２ｂ及びドレイン電極３２ｃを形成する。
第二の絶縁層における凹部の膜厚は、親撥材の組成にも依るが、第二の絶縁層の凹部以外の領域の膜厚に比べて５〜３０％程度、好ましくは１０〜２０％程度薄くなる。本実施形態においては第二の絶縁層３３の凹部以外の領域の膜厚に比べて１０から３０％程度薄い。
ソース電極３２ｂ及びドレイン電極３２ｃを形成した後に、基板の全面に第一面側より特定波長のエネルギーを照射して第二の絶縁層３３の未照射部を親液性にするとともに薄膜化してもよい。これにより、工程終了後に外部から紫外線等が薄膜トランジスタ内に侵入することがあっても、当該紫外線によって親撥材の改質や薄膜化が生じることがなく、得られる薄膜トランジスタの安定性が向上する。
＜第４実施形態＞
図２２を用いて、本発明の第４実施形態に係る薄膜トランジスタの構成について詳細に説明する。図２２は、本発明の第４実施形態に係る薄膜トランジスタの構成を説明する断面図である。本実施形態においては、半導体層４４に対して下方にゲート電極４２ａが設けられ、上方にソース電極４２ｂ及びドレイン電極４２ｃが設けられる所謂逆スタガ型の薄膜トランジスタについて説明する。
尚、本実施形態において前述の第１実施形態及び第２実施形態と同様の材料や工程については、特に断らない限りその繰り返しの説明は省略する。
図２２に示すように、本実施形態に係る薄膜トランジスタは、基板１０上に設けられた第一の絶縁層４１と、第一の絶縁層４１上に設けられたゲート電極４２ａと、第一の絶縁層４１とゲート電極４２ａを覆うように設けられた第二の絶縁層４３と、第二の絶縁層４３上に設けられた半導体層４４と、半導体層上に設けられたソース電極４２ｂ及びドレイン電極４２ｃとを具備する。本実施形態に係る薄膜トランジスタにおいては、ゲート電極４２ａが親撥材から成る絶縁層４１上に位置し、それに埋め込まれるように設けられている。このためにゲート電極４２ａによる凹凸を抑え、平坦性の高い薄膜トランジスタとなっている。
図２３及び図２４を用いて、本発明の第４実施形態に係る薄膜トランジスタの製造方法について詳細に説明する。図２３及び図２４は、本発明の第４実施形態に係る薄膜トランジスタの製造方法を説明する断面図である。本実施形態においては、まず、基板１０の第一面上に親撥材からなる第一の絶縁層４１を形成する（図２３（ａ））。
次に、第一の絶縁層４１上の所定のゲート電極形成領域にゲート電極４２ａを形成するが、本実施形態においては、塗布法を用いる。具体的には、第一の絶縁層４１上のゲート電極形成領域に特定波長のエネルギーを照射してゲート電極形成領域を親液性にするとともに凹部を形成する（図２３（ｂ））。そして、第一の絶縁層４１上に金属を含む溶液を塗布してゲート電極形成領域にゲート電極４２ａを形成する（図２３（ｃ））。
第一の絶縁４１層における凹部の膜厚は、親撥材の組成にも依るが、第一の絶縁層４１の凹部以外の領域の膜厚に比べて５〜３０％程度、好ましくは１０〜２０％程度薄くなる。本実施形態においては第一の絶縁層４１の凹部以外の領域の膜厚に比べて１０から３０％程度薄い。
図示はしないが、ゲート電極４２ａを形成した後に、基板の全面に第一面側より特定波長のエネルギーを照射して第一の絶縁層４１の未照射部４１ａを親液性にするとともに薄膜化してもよい。これにより、工程終了後に外部から紫外線等が薄膜トランジスタ内に侵入することがあっても、当該紫外線によって親撥材の改質や薄膜化が生じることがなく、得られる薄膜トランジスタの安定性が向上する。
次に、第一の絶縁層４１とゲート電極４２ａを覆うように第二の絶縁層４３を形成する（図２４（ａ））。
次に、第二の絶縁層４３上に半導体層４４を形成する（図２４（ｂ））。
次に、半導体層４４上にソース電極４２ｂ及びドレイン電極４３ｃを形成する（図２４（ｃ））。
＜第５実施形態＞
図２５を用いて、本発明の第５実施形態に係るＭＯＳ電界効果トランジスタの構成について詳細に説明する。図２５は、本発明の第５実施形態に係るＭＯＳ電界効果トランジスタの構成を説明する断面図である。
尚、本実施形態において前述の第１実施形態及び第２実施形態と同様の材料や工程については、特に断らない限りその繰り返しの説明は省略する。
図２５に示すように、本実施形態に係るＭＯＳ電界効果トランジスタは、活性層５０と、活性層５０を覆うように設けられたゲート絶縁膜５２と、ゲート絶縁膜５２上に設けられたゲート電極５３ａと、ゲート電極５３ａを覆うように設けられた層間絶縁膜５４と、層間絶縁膜５４に設けられたコンタクト開孔部７０と、コンタクト開孔部７０に金属を充填して設けられたソース電極５３ｂ及びドレイン電極５３ｃとを具備し、層間絶縁膜５４は、親撥材から成り、ソース電極形成領域及びドレイン電極形成領域に凹部を有する。。本実施形態に係るＭＯＳ電界効果トランジスタにおいては、ソース電極５３ｂ及びドレイン電極５３ｃが親撥材から成る層間絶縁層５４上に位置し、それに埋め込まれるように設けられている。このためにソース電極５３ｂ及びドレイン電極５３ｃによる凹凸を抑え、平坦性の高いＭＯＳ電界効果トランジスタとなっている。
図２６及び図２７を用いて、本発明の第５実施形態に係るＭＯＳ電界効果トランジスタの製造方法について詳細に説明する。図２６及び図２７は、本発明の第５実施形態に係るＭＯＳ電界効果トランジスタの製造方法を説明する断面図である。本実施形態においては、まず、活性層５１上にゲート絶縁膜として機能する絶縁膜５２を形成し、ゲート絶縁膜として機能する絶縁膜５２上にゲート電極５３ａを形成する（図２６（ａ））。活性層５１としては、多結晶シリコン又は単結晶シリコンを用いることができる。また、活性層５０はバルクシリコン基板であってもよいし、ＳＯＩ基板であってもよい。次に、活性層５１に拡散層５１ｂを形成するが、ゲート電極５１をマスクとしてドーピングによりリンを注入することで、ｎ型の拡散層５１ｂを形成することができる。
次に、ゲート電極５３ａを覆うように親撥材から成る層間絶縁膜５４を形成する（図２６（ｂ））。
次に、層間絶縁膜５４上のソース電極形成領域及びドレイン電極形成領域に特定波長のエネルギーを照射してソース電極形成領域及びドレイン電極形成領域に凹部を形成する（図２６（ｃ））。
次に、凹部の一部の領域から、層間絶縁膜５４と絶縁膜５２を貫通して拡散層５１ｂが露出するようにするように、コンタクト開孔部７０を形成する（図２７（ａ））。コンタクト開孔部７０の形成には、フォトリソグラフィ法を用いる。
次に、層間絶縁膜５４上に金属を含む溶液を塗布してコンタクト開孔部７０に金属を充填し、凹部を埋めるようにソース電極５３ｂ及びドレイン電極５３ｃを形成する（図２７（ｂ））。
前記塗布の方法としては、特に限定されず、例えば、はけやブラシを用いた塗布法、ディッピング法、スプレー法、ロールコート法、回転塗布法（スピンコート法）、スリットダイ塗布法、バー塗布法、スキージ法、フレキソ印刷、オフセット印刷、インクジェット印刷、ディスペンス法等の適宜の方法を採用することができる。この中でも特にディッピング法、スプレー法、スピンコート法、スリットダイ塗布法、オフセット印刷法、インクジェット印刷、ディスペンス法が好ましい。
本実施形態によるＭＯＳ電界効果トランジスタにおいては、ソース電極５３ｂ及びドレイン電極５３ｃを形成する際に、フォトリソグラフィ工程と、エネルギー照射によって親撥材を親液性にするとともに凹部を形成する工程とを組み合わせることにより、図２７（ｂ）に示すようにソース電極５３ｂ及びドレイン電極５３ｃを層間絶縁膜５４に埋め込む構造とすることが可能となり、平坦性の高いＭＯＳ電界効果トランジスタが得られる。
＜第６実施形態＞
本実施形態においては、上述した本発明に係る電子デバイスと配線とのコンタクト形成方法及びコンタクトの構造について図２８から図３０を用いて説明する。図２８から図３０は、第６実施形態に係る配線コンタクトを形成する工程を説明する断面図である。
先ず、図２８（Ａ１）−（Ａ３）に示すように、親撥材上に第一配線６１を形成する。配線形成方法は、前述した実施形態における薄膜トランジスタの電極形成方法と同様であるために詳細な説明は省略する。本実施形態においては親撥材へのエネルギー照射によって形成された凹部に配線を完全に埋め込まず、凸形状となるように設ける。凹部以外の領域は撥液性であり、親液性の凹部から配線材料が溢れ出にくく、また、凹部以外の箇所に該材料が残りにくくなるため、多量の膜形成材料を塗布することができる。よって、凹部のくぼみの分だけ厚く形成できるために低抵抗の配線を得ることができ、更に、多量の配線材料を用いても直線性に優れ、微細なパターンを有する配線を得ることができる。
次いで、図２８（Ｂ１）−（Ｂ３）に示すように、親撥材２１を形成する。
次いで、図２９（Ａ１）−（Ａ３）に示すように、第一配線６１の一部が露出するまで親撥材２１をエッチングする。
次いで、図２９（Ｂ１）−（Ｂ３）に示すように、第二配線６４を形成すべき領域６３にエネルギーを照射して当該領域を親液性にするとともに凹部を形成する。ここでのエネルギー照射による凹部形成に伴い、第一配線６１の露出部分は拡大する。
次いで、図３０（Ａ１）−（Ａ３）に示すように、第二配線６４を形成する。
以上の工程により、公知のフォトリソグラフィ工程を用いずとも、配線間のコンタクトを形成することができる。このため、作製工程数を削減することが可能である。
また、図示はしないが、第一配線６１と第二配線６４の接触部分を広くして接触抵抗を低減させるための設計が可能である。例えば、図３０に示した配線の交差部付近において、第一配線６１がＡ−Ａ´方向へ突出するような十字型の形状であってもよい。同様に、配線の交差部付近において、第二配線６４がＢ−Ｂ´方向へ突出するような十字型の形状であってもよい。
本実施形態において、第一配線６１と第二配線６４の材料は異なってもよい。第一配線６１としては例えばＭＯＳ電界効果トランジスタにおけるゲート電極５１が考えられ、第二配線６４としては例えばゲート信号線が考えられる。第一配線としては所望の仕事関数を持つ金属材料を選択することができ、第二配線６４としては導電率の高い金属材料を選択することができる。これによってゲート信号線の抵抗によるゲート遅延を考慮した設計が可能となる。
＜第７実施形態＞
上述した本発明に係る電子デバイスは例えば表示装置に用いることができるが、親撥材を用い、フォトリソグラフィ工程を用いずにカラーフィルタを作製することが可能である。図３１から図３３を用いて、本実施形態に係るカラーフィルタの製造方法について詳細に説明する。図３１から図３３は、本実施形態に係るカラーフィルタの製造方法を説明する断面図である。
図３４から図３６は、本実施形態に係るカラーフィルタの製造方法の変形例を説明する断面図である。
先ず、図３１（ａ）に示すように、基板１０の上に親撥材２１を形成する。次いで、赤色のカラーフィルタを形成すべき所定の領域３４にエネルギー照射を行い、親液性にするとともに凹部を形成する（図３１（ｂ））。そして、親撥材上に赤色のカラーインキを含む溶液を塗布して当該凹部に赤色カラーフィルタＲを形成する（図３１（ｃ））。
次いで、赤色カラーフィルタＲが形成されたピクセルの隣のピクセル領域に緑色のカラーフィルタを形成すべき所定の領域３５にエネルギー照射を行い、親液性にするとともに凹部を形成する（図３２（ａ））。そして、親撥材上に緑色のカラーインキを含む溶液を塗布して当該凹部に緑色カラーフィルタＧを形成する（図３２（ｂ））。
次いで、緑色カラーフィルタＧが形成されたピクセルの隣のピクセル領域に青色のカラーフィルタを形成すべき所定の領域３６にエネルギー照射を行い、親液性にするとともに凹部を形成する（図３２（ｃ））。そして、親撥材上に青色のカラーインキを含む溶液を塗布して当該凹部に緑色カラーフィルタＢを形成する（図３３）。
本実施形態の変形例として、図３４から図３６に示すように、各カラーフィルタの形成後に親撥材を形成する工程を加えてもよい。
つまり、図３４（ａ）から図３４（ｃ）に示すように、上述の工程で赤色カラーフィルタＲを形成する。
次いで、基板１０の全面に赤色カラーフィルタＲを覆うように親撥材２２を形成し、緑色カラーフィルタＧを形成する領域３５にエネルギー照射を行い、親液性にするとともに凹部を形成する（図３５（ａ））。そして、親撥材２２上に緑色のカラーインキを含む溶液を塗布して当該凹部に緑色カラーフィルタＧを形成する（図３５（ｂ））。
次いで、基板１０の全面に緑色カラーフィルタＧを覆うように親撥材２３を形成し、青色カラーフィルタＢを形成する領域３６にエネルギー照射を行い、親液性にするとともに凹部を形成する（図３５（ｃ））。そして、親撥材２３上に青色のカラーインキを含む溶液を塗布して当該凹部に緑色カラーフィルタＢを形成する（図３６）。
また、図示はしないが、上述の変形例において、各々の親撥材を形成した後に、基板１０の全面にエネルギー照射を行って親撥材の全域を親液性にするとともに薄膜化してもよい。これにより、工程終了後に外部から紫外線等がカラーフィルタ内に侵入することがあっても、当該紫外線によって親撥材の改質や薄膜化が生じることがなく、得られるカラーフィルタの安定性が向上する。
カラーフィルタの形成過程は上述に限定されるものではなく、インキの吹付け手順及び位置は工程の便宜に応じて種々に変更可能である。
それぞれの色を発色するカラーフィルタは種々の個所に形成可能であり、赤色、緑色及び青色カラーフィルタＲ、Ｇ及びＢは、図示のごとく、それぞれの色のカラーフィルタが同寸法の間隔をあけて形成されてもよく、カラーフィルタの特性に応じて異なる厚さに形成されてもよい。
本発明は、親液性の凹部が形成された親撥材を用いることにより、公知のフォトリソグラフィ工程を用いずとも、カラーフィルタを形成することができる。このため、作製工程数を削減することが可能である。
＜第８実施形態＞
本発明に係る薄膜トランジスタは、薄膜トランジスタを用いた表示装置へも適用される。表示装置としては、例えば、液晶ディスプレイ、有機ＥＬディスプレイなどが挙げられる。図３７は、本発明の第８実施形態に係る表示装置１００の全体構成を示す図である。表示装置１００は、基板１０１上に形成された、画素部（表示領域）１０２、走査線駆動回路１０３、データ線駆動回路１０４、及びドライバＩＣ１０５を備えている。ドライバＩＣは、走査線駆動回路１０３及びデータ線駆動回路１０４に信号を与える制御部として機能する。
図３７に示す画素部１０２には、複数の画素がマトリクス状に配置される。各画素には、データ線駆動回路１０４から画像データに応じたデータ信号が与えられる。それらデータ信号を、各画素に設けられたスイッチング素子を介して画素電極に与えることにより、画像データに応じた画面表示を行うことができる。スイッチング素子として、本発明による薄膜トランジスタを用いることができる。
更に、例えば酸化物半導体や多結晶シリコンのような、アモルファスシリコンに比べて移動度の高い半導体を用いた薄膜トランジスタによれば、図３７に示す走査線駆動回路１０３、データ線駆動回路１０４、及びドライバＩＣ１０５等の周辺回路に設けられる薄膜トランジスタにも、本発明による薄膜トランジスタを適用することができる。更にこの場合は、周辺回路に設けられる薄膜トランジスタは、画素に設ける薄膜トランジスタと同時に形成することができる。
＜第９実施形態＞
近年、半導体基板への素子形成技術（半導体プロセス）を流路（液体や気体が流れる経路）の形成に応用したμ−ＴＡＳ（Micro Total Analysis System）、Lab-on-a-chip、ＭＥＭＳ（Micro Electro Mechanical System）と呼ばれる流路デバイスが研究され、実用化されている。これらの流路デバイスは、数ｃｍ角の大きさの基板（チップ）の内部にマイクロメートルオーダーの幅を持つ流路を有し、そのような流路を合流させたり、分岐させたりする構造を有する。
親撥材は、このような流路デバイスへ適用することが可能である。流路を形成する際、通常はフォトリソグラフィ工程が用いられてきた。しかし、親撥材を用い、そこにエネルギーを照射して凹パターンを形成する技術を応用すれば、公知のフォトリソグラフィ工程を用いずとも流路を形成することができるため、作製工程数を削減することが可能である。更に、微細化の面においても、マイクロメートルオーダーの幅を持つパターンの形成が可能であることは前述の実施形態で既に示してきた。
以上、本発明の好ましい実施形態による親撥材を用いた薄膜トランジスタ及びその製造方法、ＭＯＳ電界効果トランジスタ及びその製造方法、配線のコンタクト形成方法、カラーフィルタの製造方法について説明した。しかし、これらは単なる例示に過ぎず、本発明の技術的範囲はそれらには限定されない。実際、当業者であれば、特許請求の範囲において請求されている本発明の要旨を逸脱することなく、種々の変更が可能であろう。よって、それらの変更も当然に、本発明の技術的範囲に属すると解されるべきである。
１０：基板
２：親撥材
２ａ、１１ａ、２３ａ、３１ａ、４１ａ、５４ａ：未照射部
２ｂ、１１ｂ、２３ｂ、３１ｂ、３４、３５、３６、４１ｂ、５４ｂ、６３：照射部
３ａ：凸部
３ｂ：凹部
４：感放射線性組成物
５：導電性パターン
１１、１３、２１、２２、２３、３１、３３、４３、５２：絶縁体
１２、３４、５１：半導体層
１４ａ、２４ａ、３２ａ、４２ａ、５３ａ：ゲート電極
１４ｂ、２４ｂ、３２ｂ、４２ｂ、５３ｂ：ソース電極
１４ｃ、２４ｃ、３２ｃ、４２ｃ、５３ｃ：ドレイン電極
５１ａ：チャネル
５１ｂ：拡散層
５４：層間絶縁膜
６１：第一配線
６４：第二配線
７０：コンタクト開孔部
１００：表示装置
１０１：基板
１０２：画素部（表示領域）
１０３：走査線駆動回路
１０４：データ線駆動回路
１０５：ドライバＩＣ
Ｒ：赤色カラーフィルタ
Ｇ：緑色カラーフィルタ
Ｂ：青色カラーフィルタ

Claims (32)

  1. 基板上に設けられた第一の絶縁層と、
    前記第一の絶縁層上に設けられたソース電極及びドレイン電極と、
    前記第一の絶縁層と前記ソース電極と前記ドレイン電極とを覆うように設けられた半導体層と、
    前記半導体層上に設けられた第二の絶縁層と、
    前記第二の絶縁層上に設けられたゲート電極と
    を具備し、
    前記第一の絶縁層は親撥材から成り、かつ凹部を有し、
    前記第一の絶縁層の凹部を埋めるように前記ソース電極及び前記ドレイン電極が設けられることを特徴とする
    薄膜トランジスタ。
  2. 前記第一の絶縁層における凹部の膜厚は、前記第一の絶縁層の凹部以外の領域の膜厚に比べて２％から４０％薄いことを特徴とする
    請求項１に記載の薄膜トランジスタ。
  3. 前記第二の絶縁層は、
    親撥材から成り、かつ凹部を有し、
    前記第二の絶縁層の凹部を埋めるように前記ゲート電極が設けられることを特徴とする
    請求項１又は２に記載の薄膜トランジスタ。
  4. 前記第二の絶縁層における凹部の膜厚は、前記第二の絶縁層の凹部以外の領域の膜厚に比べて２％から４０％薄いことを特徴とする
    請求項３に記載の薄膜トランジスタ。
  5. 基板上に設けられた半導体層と、
    前記半導体層上に設けられたソース電極及びドレイン電極と、
    前記半導体層と前記ソース電極と前記ドレイン電極とを覆うように設けられた絶縁層と、
    前記絶縁層上に設けられたゲート電極と
    を具備し、
    前記絶縁層は親撥材から成り、かつ凹部を有し、
    前記絶縁層の凹部を埋めるように前記ゲート電極が形成されることを特徴とする
    薄膜トランジスタ。
  6. 前記絶縁層における凹部の膜厚は、前記絶縁層の凹部以外の領域の膜厚に比べて２％から４０％薄いことを特徴とする
    請求項５に記載の薄膜トランジスタ。
  7. 基板上に設けられた第一の絶縁層と、
    前記第一の絶縁層上に設けられたゲート電極と、
    前記第一の絶縁層と前記ゲート電極を覆うように設けられた第二の絶縁層と、
    前記第二の絶縁層上に設けられたソース電極及びドレイン電極と、
    前記第二の絶縁層と前記ソース電極と前記ドレイン電極とを覆うように設けられた半導体層と
    を具備し、
    前記第一の絶縁層は親撥材から成り、かつ凹部を有し、
    前記第一の絶縁層の凹部を埋めるように前記ゲート電極が設けられることを特徴とする
    薄膜トランジスタ。
  8. 前記第一の絶縁層における凹部の膜厚は、前記第一の絶縁層の凹部以外の領域の膜厚に比べて２％から４０％薄いことを特徴とする
    請求項７に記載の薄膜トランジスタ。
  9. 前記第二の絶縁層は、親撥材から成り、かつ凹部を有し、
    前記第二の絶縁層の凹部を埋めるように前記ソース電極及び前記ドレイン電極が設けられることを特徴とする
    請求項７又は８に記載の薄膜トランジスタ。
  10. 前記第二の絶縁層における凹部は、前記第二の絶縁層における凹部以外の領域に比べて膜厚が２％から４０％薄いことを特徴とする
    請求項９に記載の薄膜トランジスタ。
  11. 基板上に設けられた第一の絶縁層と、
    前記第一の絶縁層上に設けられたゲート電極と、
    前記第一の絶縁層と前記ゲート電極を覆うように設けられた第二の絶縁層と、
    前記第二の絶縁層上に設けられた半導体層と、
    前記半導体層上に設けられたソース電極及びドレイン電極と
    を具備し、
    前記第一の絶縁層は、親撥材から成り、かつ凹部を有し、
    前記第一の絶縁層の凹部を埋めるように前記ゲート電極が形成されることを特徴とする
    薄膜トランジスタ。
  12. 前記第一の絶縁層における凹部は、前記第一の絶縁層における凹部以外の領域に比べて膜厚が２％から４０％薄いことを特徴とする
    請求項１１に記載の薄膜トランジスタ。
  13. 基板の第一面上に親撥材からなる第一の絶縁層を形成することと、
    前記第一の絶縁層上にソース電極及びドレイン電極を形成することと、
    前記第一の絶縁層と前記ソース電極と前記ドレイン電極とを覆うように半導体層を形成することと、
    前記半導体層上に第二の絶縁層を形成することと、
    前記第二の絶縁層上にゲート電極を形成することとを含み、
    前記ソース電極及び前記ドレイン電極を形成することは、
    前記第一の絶縁層上のソース電極形成領域及びドレイン電極形成領域に特定波長のエネルギーを照射して前記ソース電極形成領域及び前記ドレイン電極形成領域を親水性にするとともに凹部を形成することと、
    前記第一の絶縁層上に金属を含む溶液を塗布して前記ソース電極形成領域及び前記ドレイン電極形成領域にそれぞれソース電極及びドレイン電極を形成することとを含む
    薄膜トランジスタの製造方法。
  14. 前記第一の絶縁層における凹部は、前記第一の絶縁層における凹部を形成する前に比べて膜厚が２％から４０％薄いことを特徴とする
    請求項１３に記載の薄膜トランジスタの製造方法。
  15. 前記ソース電極及び前記ドレイン電極を形成した後に、前記基板の全面に前記第一面側より特定波長のエネルギーを照射して前記第一の絶縁層を親水性にするとともに薄膜化することを更に含む請求項１３又は１４に記載の薄膜トランジスタの製造方法。
  16. 前記第二の絶縁層は親撥材から成り、
    前記ゲート電極を形成することは、
    前記第二の絶縁層上のゲート電極形成領域に特定波長のエネルギーを照射して前記ゲート電極形成領域を親水性にするとともに凹部を形成することと、
    前記第二の絶縁層上に金属を含む溶液を塗布して前記ゲート電極形成領域に前記ゲート電極を形成することとを含む
    請求項１３乃至１５のいずれか一に記載の薄膜トランジスタの製造方法。
  17. 前記第二の絶縁層における凹部は、前記第二の絶縁層における凹部を形成する前に比べて膜厚が２％から４０％薄いことを特徴とする
    請求項１６に記載の薄膜トランジスタの製造方法。
  18. 前記ゲート電極を形成した後に、前記基板の全面に前記第一面側より特定波長のエネルギーを照射して前記第二の絶縁層を親水性にするとともに薄膜化することを更に含む請求項１６又は請求項１７に記載の薄膜トランジスタの製造方法。
  19. 基板の第一面上に半導体層を形成することと、
    前記半導体層上にソース電極及びドレイン電極を形成することと、
    前記半導体層と前記ソース電極と前記ドレイン電極とを覆うように親撥材からなる絶縁層を形成することと、
    前記絶縁層上にゲート電極を形成することとを含み、
    前記ゲート電極を形成することは、
    前記絶縁層上のゲート電極形成領域に特定波長のエネルギーを照射して前記ゲート電極形成領域を親水性にするとともに凹部を形成することと、
    前記絶縁層上に金属を含む溶液を塗布して前記ゲート電極形成領域に前記ゲート電極を形成することとを含む
    薄膜トランジスタの製造方法。
  20. 前記絶縁層における凹部は、前記絶縁層における凹部を形成する前に比べて膜厚が２％から４０％薄いことを特徴とする
    請求項１９に記載の薄膜トランジスタの製造方法。
  21. 前記ゲート電極を形成した後に、前記基板の全面に前記第一面側より特定波長のエネルギーを照射して前記絶縁層を親水性にするとともに薄膜化することを更に含む請求項１９又は請求項２０に記載の薄膜トランジスタの製造方法。
  22. 基板の第一面上に親撥材からなる第一の絶縁層を形成することと、
    前記第一の絶縁層上にゲート電極を形成することと、
    前記第一の絶縁層と前記ゲート電極を覆うように第二の絶縁層を形成することと、
    前記第二の絶縁層上にソース電極及びドレイン電極を形成することと、
    前記第二の絶縁層と前記ソース電極と前記ドレイン電極とを覆うように半導体層を形成することとを含み、
    前記ゲート電極を形成することは、
    前記第一の絶縁層上のゲート電極形成領域に特定波長のエネルギーを照射して前記ゲート電極形成領域を親水性にするとともに凹部を形成することと、
    前記第一の絶縁層上に金属を含む溶液を塗布して前記ゲート電極形成領域に前記ゲート電極を形成することとを含む
    薄膜トランジスタの製造方法。
  23. 前記第一の絶縁層における凹部は、前記第一の絶縁層における凹部を形成する前に比べて膜厚が２％から４０％薄いことを特徴とする
    請求項２２に記載の薄膜トランジスタの製造方法。
  24. 前記ゲート電極を形成した後に、前記基板の全面に前記第一面側より特定波長のエネルギーを照射して前記第一の絶縁層を親水性にするとともに薄膜化することを更に含む請求項２２又は請求項２３に記載の薄膜トランジスタの製造方法。
  25. 前記第二の絶縁層は親撥材から成り、
    前記ソース電極及びドレイン電極を形成することは、
    前記第二の絶縁層上のソース電極形成領域及びドレイン電極形成領域に特定波長のエネルギーを照射して前記ソース電極形成領域及び前記ドレイン電極形成領域に凹部を形成することと、
    前記第二の絶縁層上に金属を含む溶液を塗布して前記ソース電極形成領域及び前記ドレイン電極形成領域にそれぞれ前記ソース電極及び前記ドレイン電極を形成することとを含む
    請求項２２乃至請求項２４のいずれか一に記載の薄膜トランジスタの製造方法。
  26. 前記第一の絶縁層における凹部は、前記第一の絶縁層における凹部を形成する前に比べて膜厚が２％から４０％薄いことを特徴とする
    請求項２５に記載の薄膜トランジスタの製造方法。
  27. 前記ソース電極及び前記ドレイン電極を形成した後に、前記基板の全面に前記第一面側より特定波長のエネルギーを照射して前記第一の絶縁層を親水性にするとともに薄膜化することを更に含む請求項２５又は請求項２６に記載の薄膜トランジスタの製造方法。
  28. 基板の第一面上に親撥材からなる第一の絶縁層を形成することと、
    前記第一の絶縁層上にゲート電極を形成し、
    前記第一の絶縁層と前記ゲート電極を覆うように第二の絶縁層を形成することと、
    前記第二の絶縁層上に半導体層を形成することと、
    前記半導体層上にソース電極及びドレイン電極を形成することとを含み、
    前記ゲート電極を形成することは、
    前記第一の絶縁層上のゲート電極形成領域に特定波長のエネルギーを照射して前記ゲート電極形成領域を親水性にするとともに凹部を形成することと、
    前記第一の絶縁層上に金属を含む溶液を塗布して前記ゲート電極形成領域に前記ゲート電極を形成することとを含む
    薄膜トランジスタの製造方法。
  29. 前記第一の絶縁層における凹部は、前記第一の絶縁層における凹部を形成する前に比べて膜厚が２％から４０％薄いことを特徴とする
    請求項２８に記載の薄膜トランジスタの製造方法。
  30. 前記ゲート電極を形成した後に、前記基板の全面に前記第一面側より特定波長のエネルギーを照射して前記第一の絶縁層を親水性にするとともに薄膜化することを更に含む請求項２８又は請求項２９に記載の薄膜トランジスタの製造方法。
  31. 活性層と、
    前記活性層を覆うように設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ゲート電極を覆うように設けられた層間絶縁膜と、
    前記層間絶縁膜に設けられたコンタクト開孔部と、
    前記コンタクト開孔部に金属を充填して設けられたソース電極及びドレイン電極と
    を具備し、
    前記層間絶縁膜は、
    親撥材から成り、
    ソース電極形成領域及びドレイン電極形成領域に凹部を有し、
    前記コンタクト開孔部は、
    前記凹部より拡散層を貫通するように設けられ、
    前記ソース電極及び前記ドレイン電極は、
    前記凹部を埋めるように設けられることを特徴とする
    ＭＯＳ電界効果トランジスタ。
  32. 活性層上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極を覆うように親撥材から成る層間絶縁膜を形成し、
    前記層間絶縁膜上のソース電極形成領域及びドレイン電極形成領域に特定波長のエネルギーを照射して前記ソース電極形成領域及び前記ドレイン電極形成領域に凹部を形成し、
    コンタクト開孔部を形成し、
    前記コンタクト開孔部に金属を充填し、前記凹部を埋めるようにソース電極及びドレイン電極を形成することを含む
    ＭＯＳ電界効果トランジスタの製造方法。
JP2016556616A 2014-10-31 2015-10-29 親撥材を用いた薄膜トランジスタ、ｍｏｓ電界効果トランジスタおよびそれらの製造方法 Active JP6635041B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014223718 2014-10-31
JP2014223718 2014-10-31
PCT/JP2015/080491 WO2016068224A1 (ja) 2014-10-31 2015-10-29 親撥材を用いた薄膜トランジスタ、ｍｏｓ電界効果トランジスタおよびそれらの製造方法

Publications (2)

Publication Number Publication Date
JPWO2016068224A1 true JPWO2016068224A1 (ja) 2017-08-17
JP6635041B2 JP6635041B2 (ja) 2020-01-22

Family

ID=55857559

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016556616A Active JP6635041B2 (ja) 2014-10-31 2015-10-29 親撥材を用いた薄膜トランジスタ、ｍｏｓ電界効果トランジスタおよびそれらの製造方法

Country Status (4)

Country Link
US (1) US10032920B2 (ja)
JP (1) JP6635041B2 (ja)
TW (1) TWI681460B (ja)
WO (1) WO2016068224A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665798B2 (en) * 2016-07-14 2020-05-26 International Business Machines Corporation Carbon nanotube transistor and logic with end-bonded metal contacts
US10665799B2 (en) * 2016-07-14 2020-05-26 International Business Machines Corporation N-type end-bonded metal contacts for carbon nanotube transistors
TWI625881B (zh) * 2017-04-07 2018-06-01 元太科技工業股份有限公司 有機薄膜電晶體及其製作方法
CN108695434B (zh) * 2017-04-07 2021-10-26 元太科技工业股份有限公司 有机薄膜晶体管及其制作方法
TWI683428B (zh) * 2018-03-29 2020-01-21 日商Ｊｘ金屬股份有限公司 放射線檢測元件、及其製造方法
JP7228161B2 (ja) * 2019-08-21 2023-02-24 日本電信電話株式会社 電界効果トランジスタおよびその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04302436A (ja) * 1991-03-29 1992-10-26 Casio Comput Co Ltd 薄膜半導体素子及びその製造方法
JP2006163418A (ja) * 2004-12-08 2006-06-22 Samsung Sdi Co Ltd 導電パターンの形成方法とそれを利用した薄膜トランジスタ及びその製造方法
JP2006237521A (ja) * 2005-02-28 2006-09-07 Seiko Epson Corp 半導体装置の製造方法及び電子機器
JP2013016773A (ja) * 2011-06-09 2013-01-24 Ricoh Co Ltd 配線部材、および、電子素子の製造方法と、それを用いた配線部材、積層配線、電子素子、電子素子アレイ及び表示装置。
JP2015192066A (ja) * 2014-03-28 2015-11-02 富士フイルム株式会社 凹部を有するオルガノポリシロキサン膜の製造方法、積層体の製造方法、トランジスタの製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1245703C (zh) * 2001-12-11 2006-03-15 精工爱普生株式会社 显示装置及其电子机器
JP2004296963A (ja) * 2003-03-28 2004-10-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR20060064318A (ko) 2004-12-08 2006-06-13 삼성에스디아이 주식회사 도전패턴 형성방법과 이를 이용한 박막 트랜지스터 및그의 제조방법
KR100637223B1 (ko) 2005-04-14 2006-10-23 삼성에스디아이 저머니 게엠베하 박막 트랜지스터 제조방법
TW200703664A (en) * 2005-05-31 2007-01-16 Nat University Iwate Univ Inc Organic thin film transistor
JP4898731B2 (ja) 2008-03-26 2012-03-21 三菱重工業株式会社 ガスタービン冷却構造およびこれを備えたガスタービン
JP2010159350A (ja) 2009-01-08 2010-07-22 Sumitomo Rubber Ind Ltd インキ組成物およびそれを用いた凹版オフセット印刷法
JP2011122177A (ja) 2009-12-08 2011-06-23 Tosoh Corp 複合体微粒子、その製造方法、並びにそれを用いた導電膜形成用組成物、及び導電膜の形成方法
JP5428940B2 (ja) 2010-03-01 2014-02-26 三菱マテリアル株式会社 オフセット印刷装置及び該装置を用いた太陽電池の電極形成方法
JP5866749B2 (ja) 2010-05-19 2016-02-17 東ソー株式会社 導電性インク組成物、電気的導通部位の製造方法、及びその用途
TWI617629B (zh) 2013-05-01 2018-03-11 Jsr股份有限公司 具有凹圖案的基材的製造方法、組成物、導電膜的形成方法、電子電路及電子元件
JP2015192006A (ja) 2014-03-28 2015-11-02 セイコーエプソン株式会社 半導体ウェハー、受光センサー製造方法及び受光センサー

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04302436A (ja) * 1991-03-29 1992-10-26 Casio Comput Co Ltd 薄膜半導体素子及びその製造方法
JP2006163418A (ja) * 2004-12-08 2006-06-22 Samsung Sdi Co Ltd 導電パターンの形成方法とそれを利用した薄膜トランジスタ及びその製造方法
JP2006237521A (ja) * 2005-02-28 2006-09-07 Seiko Epson Corp 半導体装置の製造方法及び電子機器
JP2013016773A (ja) * 2011-06-09 2013-01-24 Ricoh Co Ltd 配線部材、および、電子素子の製造方法と、それを用いた配線部材、積層配線、電子素子、電子素子アレイ及び表示装置。
JP2015192066A (ja) * 2014-03-28 2015-11-02 富士フイルム株式会社 凹部を有するオルガノポリシロキサン膜の製造方法、積層体の製造方法、トランジスタの製造方法

Also Published As

Publication number Publication date
TW201628089A (zh) 2016-08-01
WO2016068224A1 (ja) 2016-05-06
JP6635041B2 (ja) 2020-01-22
US10032920B2 (en) 2018-07-24
US20170243980A1 (en) 2017-08-24
TWI681460B (zh) 2020-01-01

Similar Documents

Publication Publication Date Title
JP6635041B2 (ja) 親撥材を用いた薄膜トランジスタ、ｍｏｓ電界効果トランジスタおよびそれらの製造方法
KR101186740B1 (ko) 뱅크형성 방법 및 이에 의해 형성된 뱅크를 함유하는 유기박막 트랜지스터
US9980392B2 (en) Process for producing substrate having wiring, radiation-sensitive composition, electronic circuit and electronic device
US8173997B2 (en) Laminated structure, electronic element using the same, manufacturing method therefor, electronic element array, and display unit
CN105759568B (zh) 阳性光敏硅氧烷树脂组合物及使用其形成的显示装置
JP2005310962A (ja) 積層構造体、積層構造体を用いた電子素子、これらの製造方法、電子素子アレイ及び表示装置
JP6561754B2 (ja) 親液部と撥液部を有する基材の製造方法、組成物および導電膜の形成方法
CN105555822A (zh) 可曝光成像的材料和相关的电子器件及方法
JP2008227294A (ja) 積層構造体及びその製造方法
US11127698B2 (en) Method for producing conductive film, method for producing field effect transistor using same, and method for producing wireless communication device
CN105573053B (zh) 具有亲液部与疏液部的基材的制造方法及其应用及组合物
JP2010147408A (ja) 有機トランジスタ、有機トランジスタアレイ及び表示装置
US20080093594A1 (en) Organic semiconductor device, manufacturing method of the same, organic transistor array, and display
CN107850843B (zh) 基底上的图案化堤岸结构和形成方法
KR102278837B1 (ko) 패턴 형성 방법
KR20060090519A (ko) 포토레지스트 조성물, 상기 포토레지스트 조성물을 이용한층상 부재 형성 방법 및 박막 트랜지스터 표시판의 제조방법
US8288761B2 (en) Composition for photosensitive organic dielectric material and application thereof
KR20190128559A (ko) 배선 부재 및 배선 부재의 제조 방법
JP2019001913A (ja) 硬化性樹脂組成物、感放射線性脂組成物
JP2010153883A (ja) 積層構造体、電子素子及び電子素子アレイ
KR101661695B1 (ko) 박막 트랜지스터 표시판의 제조 방법 및 이에 사용되는 포토레지스트 조성물

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180730

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190813

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191119

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191202

R150 Certificate of patent or registration of utility model

Ref document number: 6635041

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250