JPH07120643B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体基板、特に、化合物半導体基板上に素
子を形成してなる半導体装置、例えば、MMIC（マイクロ
ウエーブモノリシックIC）およびその製造方法に関し、
さらに詳しくは、半導体基板を薄くした際に、半導体装
置の機械的強度を高めるために該半導体基板の側面に形
成されるメタライズ（金属層）の構造および製造方法に
関する。

［従来の技術］ この種の半導体装置の製造手順を、第２図に基づいて説
明する。

先ず、第２図（Ａ）に示されるように、トランジスタや
コンデンサなどの素子1,2が形成された半導体基板、例
えば、GaAs基板３を、フォトエッチング工程に移し、チ
ップ分離すべき箇所（スクライブライン）以外の部分が
すべてフォトレジストで覆われるように、レジストパタ
ーンを形成してドライエッチング法によってGaAs基板３
にスクライブ用の溝５を形成する。この溝５の深さは、
最終的に得られる半導体装置の基板の厚さとほぼ等しい
深さ、例えば、20〜30μｍに選ばれる。その後、マスク
として使用したフォトレジストを第２図（Ｂ）に示され
るように除去する。

次に、再び、フォトエッチング工程に移し、第２図
（Ｃ）に示されるように、スクライブ用の溝５の部分が
露出し、かつ、素子1,2の部分がフォトレジスト10で覆
われるようにレジストパターンを形成する。そして、後
の電気メッキ工程で必要となる給電層６を、スパッタリ
ング法によって第２図（Ｄ）に示されるように、全面に
形成する。

さらに、もう一度、フォトエッチング工程に移し、電気
メッキの際にメタライズの成長を阻止するための壁とな
るフォトレジスト11によるパターンを第２図（Ｅ）に示
されるように基板３の表面に形成する。

次に、給電層６が露出している部分に、電気メッキ法に
よって第２図（Ｆ）に示されるようにメッキ、すなわ
ち、機械的強度を高めるためのメタライズ（金属層）７
を形成し、そして、第２図（Ｇ）に示されるように、不
要な上層のフォトレジスト11、給電層６および下層のフ
ォトレジスト10を除去し、さらに、スクライブ用の溝５
に沿って分割することにより、基板３の側面にメタライ
ズ７が形成された半導体装置が得られることになる。

［発明が解決しようとする課題］ このような従来例の半導体装置では、側面のメタライズ
７が、第２図（Ｇ）に示されるように、表面側に張り出
した構造となり、このため、ワイヤボンディングなどを
行う際に、ワイヤがメタライズ７に接触しないように素
子1,2を側面から離して形成しなければならず、その分
半導体装置のサイズが大きくなる。また、半導体装置を
取り付け合、いわゆる、キャリアに半田で固定する際
に、半田がメタライズ７を伝って基板表面にまで達し、
素子1,2を破壊する場合があるという難点もある。

さらに、従来の製造方法では、基板表面に、例えば、20
〜30μｍものスクライブ用の溝５を形成した後にフォト
エッチング工程を繰り返して行わねばならず、フォトレ
ジスト塗膜の不均一、現像後溝内に発生するレジスト残
渣などの問題が生じるとともに、歩留まりの低下や工程
数が多いために製造に時間がかかるなどの難点がある。

本発明は、上述の技術的課題を解決し、半導体装置の信
頼性を高めるとともに、製造時における歩留まりの向上
および製造に要する時間を短縮することを目的とする。

［課題を解決するための手段］ 上述の目的を達成するために、請求項１に記載の本発明
の半導体装置では、半導体基板上に素子が形成された半
導体装置の機械的強度を高めるためのメタライズが、前
記半導体基板上に張り出さないように該半導体基板の側
面のみに形成されるようにしている。

また、請求項２に記載の本発明の半導体装置の製造方法
では、、半導体基板上の素子を覆うようにレジストを形
成する工程と、前記レジストをマスクとしてウエットエ
ッチングによりスクライブ用の溝を形成する工程と、無
電解メッキ法によって前記スクライブ用の溝のみに給電
層を形成する工程と、前記給電層上に電気メッキ法によ
ってメタライズを形成する工程と、前記レジストを除去
する工程と、前記スクライブ用の溝に沿って分割する工
程とを含んでいる。

［作用］ 本発明の半導体装置では、メタライズが半導体基板上に
張り出していないので、半導体基板上の素子を従来例の
ように側面から離した位置に形成する必要がなく、した
がって、半導体装置のサイズを従来よりも小さくするこ
とが可能となり、また、半導体装置を半田によってキャ
リアに固定する場合に、半田がメタライズを伝って表面
まで上がってきて素子を破壊するといったことが防止さ
れる。

また、本発明の半導体装置の製造方法では、スクライブ
用の溝を形成した後には、フォトエッチング工程を通す
必要がないので、製造工程が簡素化され、従来例のよう
に、フォトエッチング工程におけるフォトレジスト塗膜
の不均一、溝内に発生するレジスト残渣などの問題、あ
るいは、歩留まり低下や製造に時間がかかるといった問
題も解消されることになる。

［実施例］ 以下、図面によって本発明の実施例について、詳細に説
明する。

第１図は、本発明の一実施例の半導体装置を製造するた
めの方法を示す断面図であり、第２図の従来例に対応す
る部分には、同一の参照符を付す。

先ず、第１図（Ａ）に示されるように、トランジスタや
コンデンサなどの素子1,2が形成された半導体基板、例
えば、GaAs基板３を、フォトエッチング工程に移し、第
１図（Ｂ）に示されるように、チップ分離すべき箇所
（スクライブライン）以外の部分がすべてフォトレジス
ト４で覆われるように、レジストパターンを形成する。
このフォトレジスト４としては、次工程のウエットエッ
チングおよびメッキ液に対して耐性のあるもの、例え
ば、環化ゴム系のフォトレジストが用いられる。

次に、フォトレジスト４をマスクとしてウエットエッチ
ングを行い、第１図（Ｃ）に示されるようにスクライブ
用の溝５を形成する。本発明方法では、従来のドライエ
ッチングに代えてウエットエッチングによってスクライ
ブ用の溝５を形成するようにしているが、その理由は、
ドライエッチングのようにレジスト残渣が溝５内に発生
しないこと、フォトレジスト４の端からアンダーカット
が入って溝５が形成されること、さらには、フォトレジ
スト４を後続の工程でそのまま利用できるためである。

次に、無電解メッキを行って第１図（Ｄ）に示されるよ
うに、スクライブ用の溝５の内壁だけに金やニッケルな
どからなる給電層６を形成する。無電解メッキ法では、
処理の条件を適当に設定することにより、フォトレジス
ト４に給電層６を成長させることなく、半導体基板３の
みに給電層６を成長させることが可能である。

そして、第１図（Ｅ）に示されるように、給電層６上に
電気メッキ法によって、例えば、金やニッケルからなる
メタライズ７を形成する。このとき、スクライブ用の溝
５を形成する際にできたアンダーカットによってフォト
レジスト４がメタライズ７の成長を阻止する壁となり、
メタライズ７が基板３の表面まで延びることがない。

次に、第１図（Ｆ）に示されるように、不要となったフ
ォトレジスト４を除去し、さらに、スクライブ用の溝５
に沿って分割することにより、メタライズ７が、GaAs基
板３上に張り出すことなく、該基板３の側面のみに形成
された半導体装置を得ることになる。

このように本発明の半導体装置では、第１図（Ｆ）に示
されるように、その機械的強度を高めるためのメタライ
ズ７が、半導体装置の表面側に張り出すことなく、その
側面のみに形成されるので、半導体基板上の素子1,2を
従来例のように側面から離した位置に形成する必要がな
く、したがって、半導体装置のサイズを従来よりも小さ
くすることが可能となる。また、半導体装置を半田によ
ってキャリアに固定する場合に、半田がメタライズを伝
って表面まで上がってきて素子1,2を破壊するといった
ことが防止される。

また、本発明の製造方法では、第２図の従来例に比べて
工程数を大幅に低減することが可能になるとともに、ス
クライブ用の溝５を形成した後には、フォトエッチング
工程を一度も通す必要がないので、従来例のように、フ
ォトエッチング工程におけるフォトレジスト塗膜の不均
一、溝内に発生するレジスト残渣などの問題、あるい
は、歩留まり低下や製造に時間がかかるといった問題も
解消されることになる。

上述の実施例では、スクライブ用の溝５内に無電解メッ
キ法によって給電層６を形成した後、さらに、機械的強
度を高めるために、電気メッキ法によってメタライズ７
を形成するようにしているけれども、給電層６の厚みを
厚くすることにより、給電層６をメタライズ７として兼
用してもよい。

［発明の効果］ 以上のように本発明の半導体装置では、メタライズが半
導体基板上に張り出していないので、半導体基板上の素
子を従来例のように側面から離した位置に形成する必要
がなく、半導体装置のサイズを小さくすることが可能と
なり、また、半導体装置を半田によってキャリアに固定
する場合に、素子が破壊されるといったことが防止され
る。

また、本発明の半導体装置の製造方法では、スクライブ
用の溝を形成した後には、フォトエッチング工程を通す
必要がないので、製造工程が簡素化され、歩留まりが向
上し、製造時間も大幅に短縮されることになる。

【図面の簡単な説明】

第１図は本発明の一実施例の製造方法を示す断面図、第
２図は従来例の製造方法を示す断面図である。 1,2…素子、３…GaAs基板、４…フォトレジスト、５…
スクライブ用の溝、６…給電層、７…メタライズ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体基板上に素子が形成された半導体装
   置の機械的強度を高めるためのメタライズ（金属層）
   が、前記半導体基板上に張り出さないように該半導体基
   板の側面のみに形成されることを特徴とする半導体装
   置。
2. 【請求項２】半導体基板上の素子を覆うようにレジスト
   を形成する工程と、前記レジストをマスクとしてウエッ
   トエッチングによりスクライブ用の溝を形成する工程
   と、無電解メッキ法によって前記スクライブ用の溝のみ
   に給電層を形成する工程と、前記給電層上に電気メッキ
   法によってメタライズを形成する工程と、前記レジスト
   を除去する工程と、前記スクライブ用の溝に沿って分割
   する工程とを含む前記請求項１に記載の半導体装置の製
   造方法。