JP2836334B2 - 高出力半導体装置の製造方法 - Google Patents

高出力半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高出力半導体装置の製
造方法に係り、特にその工程中のチップ分離方法に関す
るものである。
【０００２】
【従来の技術】図２（ａ），（ｂ）に従来の高出力半導
体装置のチップ分離方法を示す。この図において、１１
は半導体基板、１２はこの半導体基板１１の裏面にメタ
ライズされた厚いメタライズ層、１３は前記半導体基板
１１をダイシングするためのダイシングソー、１４はダ
イシング時に発生する厚いメタライズ層１２に発生した
バリである。
【０００３】高出力半導体装置は、基板厚が２０〜３０
μｍと極端に薄いため、裏面全面に４０〜６０μｍの厚
いメタライズ層６をチップ間補強用のメタライズとして
形成してある。この半導体基板１１のチップ分離を行う
には、通常はダイシング法により半導体基板１１の裏面
の厚いメタライズ層１２を同時に切断する方法を採用し
ていた。（図２（ａ））。しかし、ダイシング法では図
２（ｂ）に示すように、厚いメタライズ層１２にバリ１
４が出ることが分かっている。
【０００４】
【発明が解決しようとする課題】このようにバリ１４が
発生していた従来の高出力半導体装置のチップ分離方法
は、分離後にバリ１４のためにチップのダイボンドが不
可能になるという問題点があった。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、ダイボンドが問題なくできるチ
ップ分離法を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明に係る高出力半導
体装置の製造方法は、半導体基板の主表面に第１のチッ
プ分離溝を設ける工程，この第１のチップ分離溝内にメ
タライズ層を形成する工程，半導体基板の裏面を所望基
板厚より厚く薄化する工程，半導体基板の裏面からメタ
ライズ層を露出させるように第２のチップ分離溝を設け
る工程，この第２のチップ分離溝内にメタライズ層を形
成する工程，半導体基板を所望基板厚にまで薄化する工
程，第１のチップ分離溝内のメタライズ層をダイシング
する工程を含むものである。
【０００７】
【作用】本発明においては、メタライズ層をチップ間に
形成したチップ分離溝内に形成し、このメタライズ層を
ダイシングするようにしたことにより、ダイシング時の
バリがチップの裏面より外側に発生せず、チップ分離後
のダイボンドの妨げになることはない。
【０００８】
【実施例】以下、本発明の一実施例を図について説明す
る。図１（ａ）〜（ｈ）は本発明の一実施例を示す工程
断面図である。図１において、１は半導体基板、２はこ
の半導体基板１の主表面に形成された第１のチップ分離
溝、３はこの第１のチップ分離溝２内に形成されたメタ
ライズ層、４は前記半導体基板１の裏面から前記メタラ
イズ層３が露出するように形成された第２のチップ分離
溝、５はこの第２のチップ分離溝４内に形成されたメタ
ライズ層、６は前記半導体基板１の裏面にメタライズさ
れた厚いメタライズ層である。
【０００９】次にチップ分離工程について説明する。ま
ず、図１（ａ）において、第１のチップ分離溝２とし
て、湿式，乾式の半導体基板エッチング技術を用いてエ
ッチングする。次いで、図１（ｂ）に示すように、第１
のチップ分離溝２内を、例えばＡｕメッキ技術を用いて
メタライズし、メタライズ層３を形成する。次に、図１
（ｃ）に示すように、半導体基板１を裏面から所定の厚
さより厚く薄化し、引き続いて図１（ｄ）に示すよう
に、裏面から第１のチップ分離溝２に対応して、メタラ
イズ層３が露出するように第２のチップ分離溝４を湿式
もしくは乾式エッチング法により形成する。次に、図１
（ｅ）に示すように、第２のチップ分離溝４を、例えば
Ａｕメッキ技術を用いてメタライズしてメタライズ層５
を形成し、強度を増加させる。その後、図１（ｆ）に示
すように、半導体基板１の基板厚が所望の厚みになるよ
う裏面を薄化する。次に、図１（ｇ）に示すように、半
導体基板１の裏面に補強用の厚いメタライズ層６を施
す。このような構造を採用することにより、チップ分離
のためにダイシング法を用いても、図１（ｈ）に示すよ
うに、バリ７はチップの厚みの範囲に納まり、ダイボン
ド時に問題となることはない。なお、図１の（ｃ）〜
（ｇ）の工程においては、半導体基板１はガラス板に貼
り付けて処理を行う。
【００１０】
【発明の効果】以上説明したように、本発明によれば、
チップ間に第１，第２のチップ分離溝を形成し、ここに
メタライズ層を形成したので、これらのチップ分離溝内
で分離のためにダイシングした場合でも、バリはチップ
厚の範囲に納まり、チップの外にはみ出さず、したがっ
て、ダイボンドの障害になることはない。
【図面の簡単な説明】
【図１】本発明の高出力半導体装置のチップ分離のため
の工程の一実施例を示す断面図である。
【図２】従来のチップ分離のための工程を示す断面図で
ある。
【符号の説明】
１ 半導体基板 ２ 第１のチップ分離溝 ３ メタライズ層 ４ 第２のチップ分離層 ５ メタライズ層 ６ 厚いメタライズ層 ７ バリ

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面に第１のチップ分離
    溝を設ける工程，この第１のチップ分離溝内にメタライ
    ズ層を形成する工程，前記半導体基板の裏面を所望基板
    厚より厚く薄化する工程，前記半導体基板の裏面から前
    記メタライズ層を露出させるように第２のチップ分離溝
    を設ける工程，この第２のチップ分離溝内にメタライズ
    層を形成する工程，前記半導体基板を所望基板厚にまで
    薄化する工程，前記第１のチップ分離溝内のメタライズ
    層をダイシングする工程を含むことを特徴とする高出力
    半導体装置の製造方法。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5762744A (en) * 1991-12-27 1998-06-09 Rohm Co., Ltd. Method of producing a semiconductor device using an expand tape
JPH06268112A (ja) * 1993-03-10 1994-09-22 Mitsubishi Electric Corp 半導体装置、及びその製造方法
US5665649A (en) * 1993-05-21 1997-09-09 Gardiner Communications Corporation Process for forming a semiconductor device base array and mounting semiconductor devices thereon
US5656547A (en) * 1994-05-11 1997-08-12 Chipscale, Inc. Method for making a leadless surface mounted device with wrap-around flange interface contacts
JP3374880B2 (ja) * 1994-10-26 2003-02-10 三菱電機株式会社 半導体装置の製造方法、及び半導体装置
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US6083811A (en) * 1996-02-07 2000-07-04 Northrop Grumman Corporation Method for producing thin dice from fragile materials
US5834829A (en) * 1996-09-05 1998-11-10 International Business Machines Corporation Energy relieving crack stop
US5966591A (en) * 1997-08-07 1999-10-12 Read-Rite Corporation Method and tool for handling micro-mechanical structures
JP3810204B2 (ja) * 1998-03-19 2006-08-16 三菱電機株式会社 半導体装置の製造方法および半導体装置
JP2000332100A (ja) 1999-05-18 2000-11-30 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
JP2001168388A (ja) * 1999-09-30 2001-06-22 Sharp Corp 窒化ガリウム系化合物半導体チップ及びその製造方法ならびに窒化ガリウム系化合物半導体ウエハー
EP1162661B1 (en) * 2000-06-06 2006-09-27 STMicroelectronics S.r.l. Electronic semiconductor device having a heat spreader
JP2002026270A (ja) * 2000-07-10 2002-01-25 Nec Corp 半導体装置の製造方法
US6897128B2 (en) 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
JP4013753B2 (ja) * 2002-12-11 2007-11-28 松下電器産業株式会社 半導体ウェハの切断方法
US7612443B1 (en) 2003-09-04 2009-11-03 University Of Notre Dame Du Lac Inter-chip communication
DE10351028B4 (de) * 2003-10-31 2005-09-08 Infineon Technologies Ag Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren
US7288489B2 (en) * 2004-08-20 2007-10-30 Semitool, Inc. Process for thinning a semiconductor workpiece
US20060040111A1 (en) * 2004-08-20 2006-02-23 Dolechek Kert L Process chamber and system for thinning a semiconductor workpiece
US20060046499A1 (en) * 2004-08-20 2006-03-02 Dolechek Kert L Apparatus for use in thinning a semiconductor workpiece
US7193295B2 (en) * 2004-08-20 2007-03-20 Semitool, Inc. Process and apparatus for thinning a semiconductor workpiece
US7354649B2 (en) 2004-08-20 2008-04-08 Semitool, Inc. Semiconductor workpiece
JP4840174B2 (ja) * 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
TW201137960A (en) * 2010-04-20 2011-11-01 Raydium Semiconductor Corp Integrated circuit wafer dicing method
US9620473B1 (en) 2013-01-18 2017-04-11 University Of Notre Dame Du Lac Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment
US9165831B2 (en) 2013-06-27 2015-10-20 Globalfoundries Inc. Dice before grind with backside metal
NL2021598B1 (en) * 2018-09-10 2020-05-01 Ampleon Netherlands Bv Seed layer for electroplating eutectic AuSn solder
CN112838057B (zh) * 2021-01-08 2022-04-05 江苏东海半导体股份有限公司 一种适用于igbt半导体器件的划片道方法
CN116403915A (zh) * 2023-06-07 2023-07-07 尚睿微电子（上海）有限公司 基板组件及芯片的形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3897627A (en) * 1974-06-28 1975-08-05 Rca Corp Method for manufacturing semiconductor devices
JPS5428572A (en) * 1977-08-05 1979-03-03 Fujitsu Ltd Manufacture of semiconductor device
JPS6258660A (ja) * 1985-09-09 1987-03-14 Sharp Corp 半導体素子分断法
FR2609212B1 (fr) * 1986-12-29 1989-10-20 Thomson Semiconducteurs Procede de decoupe collective, par voie chimique, de dispositifs semiconducteurs, et dispositif decoupe par ce procede
US4729971A (en) * 1987-03-31 1988-03-08 Microwave Semiconductor Corporation Semiconductor wafer dicing techniques
US4851366A (en) * 1987-11-13 1989-07-25 Siliconix Incorporated Method for providing dielectrically isolated circuit
JPH0215652A (ja) * 1988-07-01 1990-01-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5204282A (en) * 1988-09-30 1993-04-20 Nippon Soken, Inc. Semiconductor circuit structure and method for making the same
US4978639A (en) * 1989-01-10 1990-12-18 Avantek, Inc. Method for the simultaneous formation of via-holes and wraparound plating on semiconductor chips
US5071792A (en) * 1990-11-05 1991-12-10 Harris Corporation Process for forming extremely thin integrated circuit dice
US5185292A (en) * 1989-07-20 1993-02-09 Harris Corporation Process for forming extremely thin edge-connectable integrated circuit structure

Also Published As

Publication number Publication date
DE4301408A1 (ja) 1993-07-29
FR2686735A1 (fr) 1993-07-30
US5275958A (en) 1994-01-04
FR2686735B1 (fr) 1995-12-08
DE4301408C2 (de) 1995-03-16
JPH05198669A (ja) 1993-08-06

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