JPH09181019A - 本体内の関連した素子、特に電子素子の分離方法 - Google Patents

本体内の関連した素子、特に電子素子の分離方法

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JPH09181019A JP8274775A JP27477596A JPH09181019A JP H09181019 A JPH09181019 A JP H09181019A JP 8274775 A JP8274775 A JP 8274775A JP 27477596 A JP27477596 A JP 27477596A JP H09181019 A JPH09181019 A JP H09181019A
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Abstract

(57)【要約】 【課題】 本発明は、クラックを発生しないで本体内の
関連した素子を分離する方法を提供することを目的とす
る。 【解決手段】 本体１の電子素子２等の素子をそれらの
間にある分離領域３をエッチングして除去することによ
って分離が行われ、薄化されるべき本体１の領域におい
て、分離領域３に開口５を有している材料除去プロセス
を遅延する遅延層４が設けられており、それによって図
のｂ，ｃのように分離領域３が除去されて分離されるこ
とを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は本体内の関連した素
子を分離する方法に関する。
【０００２】
【従来の技術】本発明による方法は、電子素子が半導体
ウェハ内で関連し、かつ分離されなければならない半導
体技術において多数適用されている。その他、多層回路
板からの個々の素子の分離およびセラミック回路板、セ
ンサおよびマイクロマシンの分離に適用されることがで
きる。
【０００３】ドイツ国特許第 40 20 195号明細書には、
半導体ウェハを電子素子に分離する方法が記載されてい
る。電子素子への分離は、切断ラインに沿ってのこぎり
で切断することにより行われる。このような方法の欠点
の１つは、ソーイング動作が電子素子の能動領域に及ぶ
可能性のあるクラックを生じさせることである。このよ
うなクラックの発生を減少するために、いくつかの溝の
形成および付加的な層の付着等の複雑な技術が使用され
る。これは高価であり、クラックの発生を阻止すること
ができない。
【０００４】
【発明が解決しようとする課題】電子素子の製造中、別
の問題が発生する。一般に、比較的厚い半導体ウェハは
処理し易いために使用される。他方において、電子素子
は良好な熱伝達特性、低い電気抵抗を有し、かつ全体的
な高さが小さくなければならない。すなわち、それらは
可能な限り薄くなければならない。これらの要求を満た
すために比較的厚い半導体ウェハを使用し、プロセスの
終わりに、予め定められた厚さに薄化することが一般的
に行われている。この後、分離ステップを含むさらに別
の処理ステップが続き、ウェハの十分な機械的な堅牢さ
および負荷支持能力を保証するために、半導体ウェハの
最小の厚さが要求される。電子素子の適用の範囲はそれ
らの厚さによって限定される。例えば 200mmの直径を有
する半導体ウェハの場合、電子素子の厚さに対応する厚
さは、 200μｍ以上でなければならない。さらに大きい
直径を有する半導体ウェハが使用された場合、比較的厚
い電子素子しか製造されることができない。したがっ
て、電子素子により実現されることができる特性は限定
される。類似した問題は、本体内の関連した別の素子
の、特に上述された素子の分離において生じる。本発明
の目的は、本体内の関連した素子を分離する改良された
方法を提供することである。
【０００５】
【課題を解決するための手段】この目的は、本体の材料
を除去することによって分離が行われ、薄化されるべき
本体の領域において材料除去プロセスを遅延する遅延層
が設けられ、それが本体の分離領域に開口を有してい
る、本体内の関連した素子を分離する方法によって達成
される。したがって、分離プロセス中に遅延層の領域に
おいて本体の厚さを予め減少しておくことができる。そ
の後、素子への分離は、本体の分離領域中の材料を除去
することによって実現される。本体の厚さは、分離プロ
セスが行われるよりゆっくり減少されるように、除去が
減速されるように遅延層の材料が選択されなければなら
ない。したがって、薄化プロセス後に本体を全体的に処
理する必要はない。さらに、材料の除去および分離は本
体が固定位置にある状態で１つの固定装置において実行
されるため、本体はある固定装置から別の固定装置に移
動される必要がない。したがって、素子はもっと薄くさ
れることができる。個々の素子の領域が小さいために、
対応して素子は小さい厚さを有することができるので、
それらの機械的な堅牢性が保証される。
【０００６】さらに、従来順次行われていた分離動作お
よび材料除去動作が同時に行われるため、プロセス時間
が短縮されることができる。分離動作は、材料除去動作
の前に開始されることができるため、２つの動作は同じ
速度で実行される。分離後に予め定められた厚さを有す
る素子が得られるように、分離動作は材料除去動作の前
に開始されることもできる。分離プロセス中のクラック
発生は、分離領域中の材料が除去されるために減少され
る。結果的に材料のこのような除去により生じるクラッ
クは機械的な切断より少ない。
【０００７】本発明の好ましい実施形態において、素子
の分離および本体の材料の除去はエッチング、特にプラ
ズマエッチングによって行われる。この方法において、
クラックは特に高い信頼性で阻止される。さらに、プラ
ズマエッチングは特に速くこの方法を実行することを可
能にする。遅延層のエッチング速度は、分離領域の材料
のエッチング速度より遅いことが有効である。その場
合、薄い遅延層は分離プロセスに関して材料除去プロセ
スを十分に遅延するのに十分である。
【０００８】さらに、薄化されるべき領域において、深
さ領域に開口を備えた１以上の別の遅延層が設けられる
ことが有効である。遅延層のエッチング速度および厚
さ、遅延層の数、並びに各遅延層における開口の位置
は、分離プロセスの終了後に素子が予め定められた位置
依存性の厚さを有するように選択されてもよい。このよ
うにして、素子は予め定められた厚さおよび形状に製造
されることができる。材料が除去された本体の側面に素
子の異なる構造、段、傾斜部分、湾曲部分等が形成され
ることができる。
【０００９】本発明の別の実施形態において、第１の遅
延層は本体のベース材料から形成される。分離プロセス
後の素子の厚さは、遅延層の厚さだけで決定される。別
の遅延層もまた本体のベース材料から形成されてもよ
い。
【００１０】本発明のさらに別の実施形態において、第
１の遅延層は本体の裏面または前面に付着され、遅延係
数は分離プロセスの終了後に第１の遅延層のかなりの部
分が残されるように選択される。第１の遅延層は金属か
ら形成されてもよい。その場合、特に分離がエッチング
によって行われた場合には、非常に少量の遅延層しか除
去されないため、素子の厚さは本質的に本体の厚さに対
応し、本質的に分離動作が行われる。これは、クラック
が高い信頼性で阻止される電子素子の迅速で安価な分離
を確実にする。
【００１１】本発明の別の有効な実施形態において、本
体は半導体ウェハであり、素子は電子素子である。この
実施形態において、電子素子の新しい適用が完全に明ら
かにされる。それは、電子素子が 200mmの直径および10
乃至20μｍの厚さを有する半導体ウェハから製造される
ことができるためである。例えば、大規模集積（ＬＳ
Ｉ）電子素子からの熱除去は実質的に改良される。高性
能の電子素子の場合、熱放散は減少され、それによって
効率が高められ、全体的な高さが小さいことによりチッ
プカードにおける電子素子の広範囲にわたる使用が可能
になる。
【００１２】
【発明の実施の形態】以下、添付図面を参照して本発明
を詳細に説明する。図１を参照すると、電子素子２を備
えた本発明によるプロセス中の異なる時点の半導体ウェ
ハ１が示されている。図１のａは、第１の時点の半導体
ウェハ１の断面の一部分を示す。半導体ウェハ１の上面
上には、電子素子２が形成されている。電子素子２の間
には、半導体ウェハ１上の電子素子２を分離するように
機能する分離領域３が設けられている。半導体ウェハ１
の下面は、分離領域３で開口５を有する遅延層４を具備
している。遅延層４は、そのエッチング速度が半導体ウ
ェハ１のベース材料のエッチング速度より遅いように選
択される。所望される電子素子２の最終的な厚さは、遅
延層４の厚さおよび半導体ウェハ１と遅延層４のエッチ
ング速度の比によって決定される。それに応じて遅延層
４の厚さおよび材料が選択される。例えば、半導体ウェ
ハ１はシリコンウェハであってもよく、遅延層４はエッ
チング速度がシリコンウェハのそれより遅いシリコン化
合物の層であってもよい。電子素子２および付着される
遅延層４の所望の厚さを決定するときに、遅延層４およ
び半導体ウェハ１のエッチング速度が依存するエッチン
グ液を考慮に入れなければならない。
【００１３】図１のｂは、図１のａの後の時点の半導体
ウェハ１の同じ部分を示す。遅延層４はエッチングされ
ている。この場合、遅延層４のエッチング速度は半導体
ウェハ１のエッチング速度の１／２であるため、遅延層
４の２倍の厚さの部分６が分離領域３において半導体ウ
ェハ１からエッチングされる。この例において、部分６
の厚さは電子素子２の所望の最終的な厚さに等しい。
【００１４】図１のｃは、分離ステップの終了後の分離
された電子素子２を示す。図１のｂではまだ残っていた
半導体ウェハ１の材料がエッチングにより除去されてい
る。この領域において、半導体ウェハ１の材料は例えば
シリコンのような分離領域３全体の材料と同じであり、
したがってこれらの領域中のエッチング速度は同じなの
で、図１のｂにおいてエッチングされた部分６により形
成された分離領域３中の段は、所望される最終的な厚さ
の電子素子２が完全に分離されるまで、エッチングプロ
セスの間保持され継続的に移動された。
【００１５】図１のａ乃至ｃは、本発明の方法の原理の
一例を示したに過ぎない。他の異なる形態が可能であ
り、例えば電子素子２の分離プロセスの後で少量のオー
バーエッチングが行なわれてもよい。
【００１６】図２のａは、ＳＯＩ構造を備えた半導体ウ
ェハ１を示す。ＳＯＩ構造は、絶縁性の遅延層４、およ
び電気素子２を含む被覆層２´とから構成されている。
遅延層４は、電子素子２の間の分離層３に開口５を有す
る。遅延層４はＳｉＯ2 層であってもよい。
【００１７】図２のｂは、シリコンの基板部分が遅延層
４までエッチングされた後の半導体ウェハ１を示す。こ
の時点まで、半導体ウェハ１の下面のエッチング速度は
同じである。遅延層４のエッチング速度は、シリコンの
エッチング速度より実質的に遅い。エッチングが行われ
ている間、分離層３中のシリコンはＳｉＯ2 層すなわち
遅延層４より速くエッチングされる。
【００１８】図２のｃは電子素子２が分離された最終的
な状態を示す。遅延層４の部分４´は、電子素子２の一
部分を形成する。この実施形態では、遅延層４の材料に
対する分離層３中の材料のエッチング速度比はほぼ４：
１である。
【００１９】図３は、半導体ウェハ１が接着剤で箔７に
接合された概略図である。半導体ウェハ１の電子素子２
は、分離領域３によって分離される。全ての実施形態に
おいて、本発明による方法の重要な利点は、材料除去お
よび分離プロセスを通じて半導体ウェハ１が移動される
必要がなく、半導体ウェハ１が固定位置にある状態でプ
ロセス全体を実行できるということである。
【００２０】図１および２に示された方法は、本発明の
可能な実施形態のうちの２つに過ぎない。本発明による
方法はまたその他の素子または本体に適用可能である。
例えば、ウェハが多層基板で組合わせられている場合に
も使用できる。組合わせられるべき２つのウェハのコン
タクト領域において、対応した遅延層が予め設けられて
いなければならない。半導体ウェハの裏面ではなく前面
で選択的エッチングが行われることもできる。これは、
電子素子の前面のコンタクトが所望されない場合に重要
である。その場合、コンタクトに結合する表面に段構造
が形成されることができる。エッチングされない表面の
部分は、金属層であることが好ましいエッチング停止層
で被覆されなければならない。
【００２１】この方法はまた同じ利点により多層印刷回
路板、セラミック回路板、センサ素子、マイクロマシン
等を分離するために使用されることができる。
【図面の簡単な説明】
【図１】半導体ウェハを電子素子に分離する本発明によ
る方法を示した断面図。
【図２】ＳＯＩ（シリコン・オン・絶縁体）構造を電子
素子に分離する本発明による方法を示した断面図。
【図３】分離されるべき電子素子を含むウェハの概略的
な上面図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ギュンター・イゲール ドイツ連邦共和国、デー − 79312 エ ンメンディンゲン、カール・フリードリ ヒ・シュトラーセ 55 (72)発明者 マルティン・マール ドイツ連邦共和国、デー − 79100 フ ライブルク、クロネンシュトラーセ ５

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 本体の分離領域から材料を除去すること
    によって素子の分離が行われ、薄化されるべき本体の領
    域において、分離領域に開口を有している材料除去プロ
    セスを遅延する遅延層が設けられていることを特徴とす
    る本体内の関連した素子を分離する方法。
  2. 【請求項２】 素子の分離および本体の薄化は、エッチ
    ング、特にプラズマエッチングによって行われることを
    特徴とする請求項１記載の方法。
  3. 【請求項３】 遅延層のエッチング速度は、分離領域の
    材料のエッチング速度より遅いことを特徴とする請求項
    ２記載の方法。
  4. 【請求項４】 薄化されるべき領域において、深さ領域
    に開口を備えた１以上の別の遅延層が設けられているこ
    とを特徴とする請求項１乃至３のいずれか１項記載の方
    法。
  5. 【請求項５】 遅延層のエッチング速度および厚さ、遅
    延層の数、並びに各遅延層における開口の位置は、分離
    プロセスの終了後に素子が予め定められた位置依存性の
    厚さを有するように選択されることを特徴とする請求項
    ２乃至４のいずれか１項記載の方法。
  6. 【請求項６】 １以上の遅延層は、本体のベース材料か
    ら形成されることを特徴とする請求項１乃至５のいずれ
    か１項記載の方法。
  7. 【請求項７】 第１の遅延層は本体の裏面または前面に
    付着されることを特徴とする請求項１乃至６のいずれか
    １項記載の方法。
  8. 【請求項８】 遅延係数は、分離プロセスの終了後に第
    １の遅延層のかなりの部分が保存されるように選択され
    ることを特徴とする請求項１または２記載の方法。
  9. 【請求項９】 遅延層は金属から形成されることを特徴
    とする請求項７または８記載の方法。
  10. 【請求項１０】 本体は半導体ウェハであり、素子は電
    子素子であることを特徴とする請求項１乃至９のいずれ
    か１項記載の方法。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498074B2 (en) 1996-10-29 2002-12-24 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
US6882030B2 (en) 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
EP2270845A3 (en) * 1996-10-29 2013-04-03 Invensas Corporation Integrated circuits and methods for their fabrication
DE19710375C2 (de) * 1997-03-13 2002-11-07 Micronas Semiconductor Holding Verfahren zum Herstellen von räumlich strukturierten Bauteilen
US6033974A (en) 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
US20070122997A1 (en) 1998-02-19 2007-05-31 Silicon Genesis Corporation Controlled process and resulting device
US5985742A (en) 1997-05-12 1999-11-16 Silicon Genesis Corporation Controlled cleavage process and device for patterned films
US6548382B1 (en) 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
DE19752404C1 (de) * 1997-11-26 1999-08-19 Siemens Ag Verfahren zum Herstellen eines Kontaktflächen aufweisenden Trägerelements, das ein Trägersubstrat mit einem Halbleiterchip mit sehr geringer Dicke bildet
US6162703A (en) 1998-02-23 2000-12-19 Micron Technology, Inc. Packaging die preparation
US6263941B1 (en) 1999-08-10 2001-07-24 Silicon Genesis Corporation Nozzle for cleaving substrates
US6500732B1 (en) 1999-08-10 2002-12-31 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses
US6544862B1 (en) 2000-01-14 2003-04-08 Silicon Genesis Corporation Particle distribution method and resulting structure for a layer transfer process
JP2001274528A (ja) 2000-01-21 2001-10-05 Fujitsu Ltd 薄膜デバイスの基板間転写方法
US6403449B1 (en) 2000-04-28 2002-06-11 Micron Technology, Inc. Method of relieving surface tension on a semiconductor wafer
DE10062014B4 (de) * 2000-12-13 2006-03-09 Infineon Technologies Ag Verfahren zum Dünnen und Separieren selektierter Bereiche dünner Scheiben
US6642127B2 (en) * 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
DE10219398B4 (de) * 2002-04-30 2007-06-06 Infineon Technologies Ag Herstellungsverfahren für eine Grabenanordnung mit Gräben unterschiedlicher Tiefe in einem Halbleitersubstrat
US8187377B2 (en) 2002-10-04 2012-05-29 Silicon Genesis Corporation Non-contact etch annealing of strained layers
US6743699B1 (en) * 2003-01-21 2004-06-01 Micron Technology, Inc. Method of fabricating semiconductor components
JP3991872B2 (ja) * 2003-01-23 2007-10-17 松下電器産業株式会社 半導体装置の製造方法
GB2412786A (en) * 2004-03-24 2005-10-05 E2V Tech Uk Ltd Method and apparatus for manufacturing chip scale components or microcomponents
US7199449B2 (en) * 2004-08-24 2007-04-03 Micron Technology, Inc. Wafer backside removal to complete through-holes and provide wafer singulation during the formation of a semiconductor device
WO2006078071A2 (en) * 2005-01-24 2006-07-27 Matsushita Electric Industrial Co., Ltd. Manufacturing method for semiconductor chips, and semiconductor chip
US8993410B2 (en) 2006-09-08 2015-03-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
US9362439B2 (en) 2008-05-07 2016-06-07 Silicon Genesis Corporation Layer transfer of films utilizing controlled shear region
US7811900B2 (en) 2006-09-08 2010-10-12 Silicon Genesis Corporation Method and structure for fabricating solar cells using a thick layer transfer process
US8293619B2 (en) 2008-08-28 2012-10-23 Silicon Genesis Corporation Layer transfer of films utilizing controlled propagation
JP4840174B2 (ja) * 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US20090137097A1 (en) * 2007-11-26 2009-05-28 United Microelectronics Corp. Method for dicing wafer
US8330126B2 (en) 2008-08-25 2012-12-11 Silicon Genesis Corporation Race track configuration and method for wafering silicon solar substrates
US8329557B2 (en) 2009-05-13 2012-12-11 Silicon Genesis Corporation Techniques for forming thin films by implantation with reduced channeling
US8168474B1 (en) 2011-01-10 2012-05-01 International Business Machines Corporation Self-dicing chips using through silicon vias
DE102012215067A1 (de) * 2012-08-24 2014-02-27 Osram Opto Semiconductors Gmbh Herstellung von vereinzelten halbleiterbauelementen
US9034679B2 (en) * 2013-06-25 2015-05-19 Freescale Semiconductor, Inc. Method for fabricating multiple types of MEMS devices

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4236296A (en) * 1978-10-13 1980-12-02 Exxon Research & Engineering Co. Etch method of cleaving semiconductor diode laser wafers
US4418472A (en) * 1981-11-23 1983-12-06 Xerox Corporation Method of delineating thin film magnetic head arrays
JPS61216443A (ja) * 1985-03-22 1986-09-26 Matsushita Electric Ind Co Ltd 半導体基板の製造方法
US5196378A (en) * 1987-12-17 1993-03-23 Texas Instruments Incorporated Method of fabricating an integrated circuit having active regions near a die edge
JPH0222841A (ja) * 1988-07-11 1990-01-25 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0750700B2 (ja) * 1989-06-27 1995-05-31 三菱電機株式会社 半導体チップの製造方法
DE3931551C2 (de) * 1989-09-22 1993-11-18 Schulz Harder Juergen Verfahren zum Herstellen eines Substrates
US4961821A (en) * 1989-11-22 1990-10-09 Xerox Corporation Ode through holes and butt edges without edge dicing
DE4020724A1 (de) * 1990-06-29 1992-01-02 Bosch Gmbh Robert Verfahren zur strukturierung eines einkristallinen silizium-traegers
DE4129206C2 (de) * 1991-09-03 1995-01-05 Bosch Gmbh Robert Verfahren zur Strukturierung von Wafern
JP3067354B2 (ja) * 1991-12-10 2000-07-17 セイコーエプソン株式会社 インクジェットヘッドの製造方法
FR2694131B1 (fr) * 1992-07-21 1996-09-27 Balzers Hochvakuum Procede et installation pour la fabrication d'un composant, notamment d'un composant optique, et composant optique ainsi obtenu.
JP2922066B2 (ja) * 1992-10-15 1999-07-19 松下電子工業株式会社 半導体装置の製造方法
JPH06188311A (ja) * 1992-12-18 1994-07-08 Eastman Kodak Japan Kk 半導体素子切断方法
DE4317721C1 (de) * 1993-05-27 1994-07-21 Siemens Ag Verfahren zur Vereinzelung von Chips aus einem Wafer
US5418190A (en) * 1993-12-30 1995-05-23 At&T Corp. Method of fabrication for electro-optical devices

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