JPS63271957A - 多層配線形成方法 - Google Patents

多層配線形成方法

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JPS63271957A
JPS63271957A JP10538187A JP10538187A JPS63271957A JP S63271957 A JPS63271957 A JP S63271957A JP 10538187 A JP10538187 A JP 10538187A JP 10538187 A JP10538187 A JP 10538187A JP S63271957 A JPS63271957 A JP S63271957A
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JP
Japan
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layer
interlayer insulating
insulating film
film
etching
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Kanji Takahashi
高橋 寛司
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置を製造するための多層配線形成方
法に関する。
(発明のm9〕 本発明は、半導体装置を製造するための多層配線形成方
法であり、層間絶縁膜上にこれよりエツチング速度の速
い反射防止膜を形成することにより、マスクパターン通
りの露光ができるようにすると共に、上層配線層のコン
タクトホールにおける段差被覆性を良好にすることがで
きるようにしたものである。
(従来の技術) 多層配線構造を有する半導体装置の製造において、上層
の配線層と下層の配線層とを接続するためのコンタクト
ホールにおける配線の良好な段差被覆性を得るため、段
部をテーパ状にすることが要求lされている。そして、
このための手段として例えば熱酸化法とCVD法による
シリコン酸化賎のエツチング速度の差を利用した方法が
提案されている(特開昭50−123274号公報参照
)。
〔発明が解決しようとする問題点〕
第2図は、半導体装置における多層配線用のコンタクト
ホールを形成するために、CVD法による5i02層(
21)上のレジスト層(22)に対する露光工程を示す
、同図〆で、(23)は基板、(24)は絶縁膜である
例えばCvD−5i02、プラズマSiN、プラズマ5
i02より成る膜、(25)はAll配線層、(26)
はマスク(露光用レティクル)、・(27)は光である
0図示するように、下層配線層(25)の段差部(28
)上にコンタクトホールを形成しようとしてレジスト層
(22)を露光する際、光(27)が配線層(25)に
当った後、斜めに反射してレジスト層(22)の余計な
部分まで露光してしまうため、“7スクパターン通りの
正確な露光ができなかった3点線で示す領域(29)が
露光領域である。このことは、コンタクトホールが小さ
くなると下層配線との整合性が取りにくくなるため、特
に問題となる。また、コンタクトホールの段部において
は、配線の段差被覆性を良好にするためにテーパ状にす
ることも同時に要求される。これは、第2図に不すよう
に絶縁膜が1層である場合、ブラズ゛7エツチングのよ
うな等方性エツチングによりアンダーカット量を増やし
てテーパ状にする方法も提案されているが、同一の特に
CVI)・ 5t02より成る絶縁膜にはアンダーカッ
トが良好に入らないという欠点がある。また、上述した
熱酸化法とCVD法による51021Rを2mとした場
合にはテーパ形状が得られるが、コンタクトホールを形
成する下層配線層に段差部がある場合には上記と同様の
余計なレジスト層まで露光されるという問題点がある。
本発明は、上記問題点を解決することができる多層配線
形成方法を提供するものである。
〔問題点を解決するための手段〕
本発明に係る多層配線形成方法においては、基1(11
の絶縁層(3)上に配線層(4)を形成する工程と、配
線層(4上に層間絶縁膜(5)を形成する工程と、層間
絶縁1賽(5)上にこの絶縁膜(5)よりエツチング速
度の速い反射防止膜(6)を形成する工程と、反射防止
膜(6)上にエツチングのマスクとなるレジスト層(7
)を形成する工程と、等方性エツチングを施して反射防
止膜(6)と層間絶縁膜+5)にテーパを形成する工程
と、異方性エツチングを施して層間絶縁膜(5)にコン
タクトホール(14)を形成する工程と、レジスト1−
(7)を除去する工程と、層間絶縁膜(5)上に配線)
il(15)を形成する工程を有する。
【作用〕
本発明において、層間絶縁膜(5)の上に形成する膜は
、反射防止膜(6)であるため、コンタクトホール(1
4)が形成される部分の配線層(4茅が平坦でなくても
、露光の際、反射光によってレジスト層(7)が余計に
露光されるという問題を解決することができる。また、
等方性エツチングを烏すと、この反射防止膜(6)は、
r−間絶縁膜(5)よりエツチング速度が速いため、下
の層間絶縁膜(5)より大きくエツチングされ、これに
伴って層間絶縁膜(5)も太き(エツチングされるため
、なだらかなアンダーカット部(12)が生じる。そし
て、等方性エツチングを途中で止め、引き続いて異方性
エツチングを行なうことにより、コンタクトホール(1
4)の段部(13)を緩やかなテーパ状とすることがで
きる。
(実施例」 固自を参照して本発明の実hII1例を説明する。
先ず@1図Aに示すように、基板(1)上に段差部(2
)を有する5t(h層(3)をCvl)法で形成し、コ
ノ上に^l配線層(4)とCVD法による5i(h J
wlfslを形成した後、史にこの上にスパッタリング
、プラズマCVD等によりSi (非晶質)を反射防止
効果が得られる厚さに堆積して反射防止膜としての5i
lQ(6)を形成する。
次に第1図Bに示すように、全面にレジスト層(ηを形
成した後、段差部(2)のコンタクトホール(14)を
形成すべき部分にマスク(レティクル)(9)を使用し
て光(10)による露光を行なう、この露光の際、レジ
スト層(7)を透過した光(lO)はSi膜(6)に当
るが、ここからの反射光が生じないため、の反射光が生
じないため、マスクパターン通り点線で示す領域(11
)のみが露光される。
次に第1図Cに不すように、現像処理を施した後、レジ
スト層(7)をマスクとしてCF4.SF8゜N F 
)等のガスを用いて等方性のプラズマエツチングを施す
、このエツチングの際、等方性エツチングであるから自
然に横方向にもアンダーカットが生じるわけであるが、
反射防止膜のS ilQ (61は)層の5i02層(
5)より速くエツチングされる。この結果、5i(h層
(5)の被エツチング部分の面積が大きくなるため、S
+02層(5)自体にもSijwi(51がない場合と
比べて、より大きなアンダーカット部(12)が生じる
次に第1図りに不すように、等方性エツチングをSiC
h層(5)の途中で止め、引き続いて異方性のエツチン
グである例えば反応性イオンエツチング(RI E)を
施してマスクパターン通りエツチングし、段部(13)
が清らかなテーパ状となったコンタクトホール(14)
を形成する。
最後に第1図Eに承すように、レジスト層(7)をアッ
シャ等で除去し、そして必要に応じてSt層(6)をプ
ラズマエツチング等で除去した後、 5i(h層(5)
上にコンタクトホール(14)内も埋まるようにへの配
線層(15)を形成して上層と上層との配線層14+、
  (15)を接続する。
〔発明の効果〕
本発明によれば、露光工程における反射光がなくなるた
め、マスクパターン通りに露光することが可能になる。
また、コンタクトホールの段部における上層配線の被覆
性を良好にすることができる。
【図面の簡単な説明】
第1図は実施例の工程図、882図は従来法を示す噺面
図である。 +114;を基板、(2)は#lt差部、(3)は5t
02層、(4)はAj!配線層、(5)は5i(h層、
(6)は5ilQ、(7)はレジスト)−1(9)はマ
スク、(12)はアンダーカット部、(13)は段部、
(14)はコンタクトホール、(15)はAl配線層で
ある。

Claims (1)

  1. 【特許請求の範囲】  基板の絶縁層上に配線層を形成する工程と、上記配線
    層上に層間絶縁膜を形成する工程と、上記層間絶縁膜上
    に層間絶縁膜よりエッチング速度の速い反射防止膜を形
    成する工程と、 上記反射防止膜上にエッチングのマスクとなるレジスト
    層を形成する工程と、 等方性エッチングを施して上記反射防止膜と層間絶縁膜
    にテーパを形成する工程と、 異方性エッチングを施して上記レジスト層にコンタクト
    ホールを形成する工程と、 上記レジスト層を除去する工程と、 上記層間絶縁膜上に配線層を形成する工程 を有する多層配線形成方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63292649A (ja) * 1987-05-25 1988-11-29 Nec Corp 半導体装置の製造方法
US6396078B1 (en) 1995-06-20 2002-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a tapered hole formed using multiple layers with different etching rates

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6285444A (ja) * 1985-10-09 1987-04-18 Fujitsu Ltd 半導体装置の製造方法

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US6593235B2 (en) 1995-06-20 2003-07-15 Semiconductor Energy Laboratory Co., Ltd Semiconductor device with a tapered hole formed using multiple layers with different etching rates

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JP2570735B2 (ja) 1997-01-16

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