JP3739499B2 - 本体内の関連した素子、特に電子素子の分離方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は本体内の関連した素子を分離する方法に関する。
【0002】
【従来の技術】
本発明による方法は、電子素子が半導体ウェハ内で関連し、かつ分離されなければならない半導体技術において多数適用されている。その他、多層回路板からの個々の素子の分離およびセラミック回路板、センサおよびマイクロマシンの分離に適用されることができる。
【0003】
ドイツ国特許第 40 20 195号明細書には、半導体ウェハを電子素子に分離する方法が記載されている。電子素子への分離は、切断ラインに沿ってのこぎりで切断することにより行われる。このような方法の欠点の1つは、ソーイング動作が電子素子の能動領域に及ぶ可能性のあるクラックを生じさせることである。このようなクラックの発生を減少するために、いくつかの溝の形成および付加的な層の付着等の複雑な技術が使用される。これは高価であり、クラックの発生を阻止することができない。
【0004】
【発明が解決しようとする課題】
電子素子の製造中、別の問題が発生する。一般に、比較的厚い半導体ウェハは処理し易いために使用される。他方において、電子素子は良好な熱伝達特性、低い電気抵抗を有し、かつ全体的な高さが小さくなければならない。すなわち、それらは可能な限り薄くなければならない。これらの要求を満たすために比較的厚い半導体ウェハを使用し、プロセスの終わりに、予め定められた厚さに薄化することが一般的に行われている。この後、分離ステップを含むさらに別の処理ステップが続き、ウェハの十分な機械的な堅牢さおよび負荷支持能力を保証するために、半導体ウェハの最小の厚さが要求される。電子素子の適用の範囲はそれらの厚さによって限定される。例えば 200mmの直径を有する半導体ウェハの場合、電子素子の厚さに対応する厚さは、 200μm以上でなければならない。さらに大きい直径を有する半導体ウェハが使用された場合、比較的厚い電子素子しか製造されることができない。したがって、電子素子により実現されることができる特性は限定される。類似した問題は、本体内の関連した別の素子の、特に上述された素子の分離において生じる。
本発明の目的は、本体内の関連した素子を分離する改良された方法を提供することである。
【0005】
【課題を解決するための手段】
この目的は、本発明の素子の分離方法によって達成される。本発明は、本体の領域をエッチングによって薄化し、本体の分離領域をエッチングによって除去することによって素子の分離が行われる素子の分離方法において、分離領域に対応する位置に開口を有しているエッチングを遅延させる遅延層を、薄化させようとする本体の領域に形成した後にエッチング処理を行うことにより本体の領域の薄化処理と素子の分離処理とを同じエッチング工程によって行うことを特徴とする。
したがって、分離処理のエッチングによって遅延層を形成した領域において本体の厚さが減少される薄化処理も同時に行うことができる。したがって、薄化プロセス後に本体を分離処理する必要はない。また、エッチングによる薄化および素子の分離は本体が固定位置にある状態で1つの固定装置において実行されるため、本体はある固定装置から別の固定装置に移動される必要がなくそのため薄くしても破損の心配がないので、素子は十分に薄くされることができる。分離された個々の素子は面積が小さいために小さい厚さであってもそれらの機械的な堅牢性が保証される。
【0006】
さらに、従来順次行われていた分離動作および材料除去動作が同時に行われるため、プロセス時間が短縮されることができる。分離動作は、材料除去動作の前に開始されることができるため、2つの動作は同じ速度で実行される。分離後に予め定められた厚さを有する素子が得られるように、分離動作は材料除去動作の前に開始されることもできる。分離プロセス中のクラック発生は、分離領域中の材料が除去されるために減少される。結果的に材料のこのような除去により生じるクラックは機械的な切断より少ない。
【0007】
本発明の好ましい実施形態において、素子の分離および本体の薄化のためのエッチングは、プラズマエッチングによって行われる。それによりクラックは特に高い信頼性で阻止される。さらに、プラズマエッチングは特に迅速なエッチング処理を可能にする。遅延層のエッチング速度は、分離領域の材料のエッチング速度より遅くされており、薄い遅延層でも分離処理に対して薄化処理を遅延するのに十分である。
【0008】
遅延層のエッチング速度および遅延層の厚さ、遅延層の数、ならびに各遅延層における開口の位置は、分離のためのエッチング処理が終了したときに薄化された素子の各領域が予め定められた厚さをそれぞれ有するように選択されることができる。このようにして、素子は予め定められた厚さおよび形状に製造されることができる。材料が除去された本体の側面に素子の異なる構造、段、傾斜部分、湾曲部分等が形成されることができる。
【0009】
本発明の別の実施形態において、本体の材料はSiであり、遅延層はSiO2 から形成される。
【0010】
本発明の実施形態において、遅延層は本体の裏面または前面に付着される。さらに別の実施形態においては、薄化されるべき領域において、分離領域に開口を備えた遅延層が薄化されるべき領域の表面から隔てられた内部に設けられることも可能である。遅延層のエッチング速度は、分離のエッチング処理が終了したとき遅延層の一部分が残されているように選択されてもよい。遅延層は金属から形成されてもよい。
【0011】
本発明の別の有効な実施形態において、本体は半導体ウェハであり、素子は電子素子である。この実施形態において、電子素子の新しい適用が完全に明らかにされる。それは、電子素子が 200mmの直径および10乃至20μmの厚さを有する半導体ウェハから製造されることができるためである。例えば、大規模集積(LSI)電子素子からの熱除去は実質的に改良される。高性能の電子素子の場合、熱放散は減少され、それによって効率が高められ、全体的な高さが小さいことによりチップカードにおける電子素子の広範囲にわたる使用が可能になる。
【0012】
【発明の実施の形態】
以下、添付図面を参照して本発明を詳細に説明する。
図1を参照すると、電子素子2を備えた本発明によるプロセス中の異なる時点の半導体ウェハ1が示されている。図1のaは、第1の時点の半導体ウェハ1の断面の一部分を示す。半導体ウェハ1の上面上には、電子素子2が形成されている。電子素子2の間には、半導体ウェハ1上の電子素子2を分離するように機能する分離領域3が設けられている。半導体ウェハ1の下面は、分離領域3で開口5を有する遅延層4を具備している。遅延層4は、そのエッチング速度が半導体ウェハ1のベース材料のエッチング速度より遅いように選択される。所望される電子素子2の最終的な厚さは、遅延層4の厚さおよび半導体ウェハ1と遅延層4のエッチング速度の比によって決定される。それに応じて遅延層4の厚さおよび材料が選択される。例えば、半導体ウェハ1はシリコンウェハであってもよく、遅延層4はエッチング速度がシリコンウェハのそれより遅いシリコン化合物の層であってもよい。電子素子2および付着される遅延層4の所望の厚さを決定するときに、遅延層4および半導体ウェハ1のエッチング速度が依存するエッチング液を考慮に入れなければならない。
【0013】
図1のbは、図1のaの後の時点の半導体ウェハ1の同じ部分を示す。遅延層4はエッチングされている。この場合、遅延層4のエッチング速度は半導体ウェハ1のエッチング速度の1/2であるため、遅延層4の2倍の厚さの部分6が分離領域3において半導体ウェハ1からエッチングされる。この例において、部分6の厚さは電子素子2の所望の最終的な厚さに等しい。
【0014】
図1のcは、分離ステップの終了後の分離された電子素子2を示す。図1のbではまだ残っていた半導体ウェハ1の材料がエッチングにより除去されている。この領域において、半導体ウェハ1の材料は例えばシリコンのような分離領域3全体の材料と同じであり、したがってこれらの領域中のエッチング速度は同じなので、図1のbにおいてエッチングされた部分6により形成された分離領域3中の段は、所望される最終的な厚さの電子素子2が完全に分離されるまで、エッチングプロセスの間保持され継続的に移動された。
【0015】
図1のa乃至cは、本発明の方法の原理の一例を示したに過ぎない。他の異なる形態が可能であり、例えば電子素子2の分離プロセスの後で少量のオーバーエッチングが行なわれてもよい。
【0016】
図2のaは、SOI構造を備えた半導体ウェハ1を示す。SOI構造は、絶縁性の遅延層4、および電気素子2を含む被覆層2´とから構成されている。遅延層4は、電子素子2の間の分離層3に開口5を有する。遅延層4はSiO2 層であってもよい。
【0017】
図2のbは、シリコンの基板部分が遅延層4までエッチングされた後の半導体ウェハ1を示す。この時点まで、半導体ウェハ1の下面のエッチング速度は同じである。遅延層4のエッチング速度は、シリコンのエッチング速度より実質的に遅い。エッチングが行われている間、分離層3中のシリコンはSiO2 層すなわち遅延層4より速くエッチングされる。
【0018】
図2のcは電子素子2が分離された最終的な状態を示す。遅延層4の部分4´は、電子素子2の一部分を形成する。この実施形態では、遅延層4の材料に対する分離層3中の材料のエッチング速度比はほぼ4:1である。
【0019】
図3は、半導体ウェハ1が接着剤で箔7に接合された概略図である。半導体ウェハ1の電子素子2は、分離領域3によって分離される。全ての実施形態において、本発明による方法の重要な利点は、材料除去および分離プロセスを通じて半導体ウェハ1が移動される必要がなく、半導体ウェハ1が固定位置にある状態でプロセス全体を実行できるということである。
【0020】
図1および2に示された方法は、本発明の可能な実施形態のうちの2つに過ぎない。本発明による方法はまたその他の素子または本体に適用可能である。例えば、ウェハが多層基板で組合わせられている場合にも使用できる。組合わせられるべき2つのウェハのコンタクト領域において、対応した遅延層が予め設けられていなければならない。半導体ウェハの裏面ではなく前面で選択的エッチングが行われることもできる。これは、電子素子の前面のコンタクトが所望されない場合に重要である。その場合、コンタクトに結合する表面に段構造が形成されることができる。エッチングされない表面の部分は、金属層であることが好ましいエッチング停止層で被覆されなければならない。
【0021】
この方法はまた同じ利点により多層印刷回路板、セラミック回路板、センサ素子、マイクロマシン等を分離するために使用されることができる。
【図面の簡単な説明】
【図1】半導体ウェハを電子素子に分離する本発明による方法を示した断面図。
【図2】SOI(シリコン・オン・絶縁体)構造を電子素子に分離する本発明による方法を示した断面図。
【図3】分離されるべき電子素子を含むウェハの概略的な上面図。
Claims (9)
- 本体の領域をエッチングによって薄化し、本体の分離領域をエッチングによって除去することによって素子の分離が行われる素子の分離方法において、
分離領域に対応する位置に開口を有しているエッチングを遅延させる遅延層を、薄化させようとする本体の領域に形成した後にエッチング処理を行うことにより本体の領域の薄化処理と素子の分離処理とを同じエッチング工程によって行うことを特徴とする素子を分離する方法。 - 素子の分離および本体の薄化のためのエッチングは、プラズマエッチングによって行われることを特徴とする請求項1記載の方法。
- 遅延層のエッチング速度および遅延層の厚さ、遅延層の数、並びに各遅延層に設けられている開口の位置は、分離のためのエッチング処理が終了したときに薄化された素子の各領域がそれぞれ予め定められた厚さを有するように選択されることを特徴とする請求項1または2記載の方法。
- 本体の材料はSiであり、遅延層はSiO 2 から形成されることを特徴とする請求項1乃至3のいずれか1項記載の方法。
- 遅延層は本体の裏面または前面に付着されることを特徴とする請求項1乃至4のいずれか1項記載の方法。
- 分離領域に開口を備えた遅延層が薄化されるべき領域の表面から隔てられた本体の内部に設けられることを特徴とする請求項1乃至4のいずれか1項記載の方法。
- 遅延層のエッチング速度は、分離プロセスの終了後に遅延層の一部分が残されているように選択されることを特徴とする請求項1乃至6のいずれか1項記載の方法。
- 遅延層は金属から形成されることを特徴とする請求項1乃至7のいずれか1項記載の方法。
- 本体は半導体ウェハであり、素子は電子素子であることを特徴とする請求項1乃至8のいずれか1項記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19538634.5 | 1995-10-17 | ||
DE19538634A DE19538634C2 (de) | 1995-10-17 | 1995-10-17 | Verfahren zum Vereinzeln von elektronischen Elementen aus einem Halbleiterwafer |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09181019A JPH09181019A (ja) | 1997-07-11 |
JP3739499B2 true JP3739499B2 (ja) | 2006-01-25 |
Family
ID=7775077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27477596A Expired - Fee Related JP3739499B2 (ja) | 1995-10-17 | 1996-10-17 | 本体内の関連した素子、特に電子素子の分離方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5824595A (ja) |
EP (1) | EP0769814B1 (ja) |
JP (1) | JP3739499B2 (ja) |
KR (1) | KR100411970B1 (ja) |
DE (2) | DE19538634C2 (ja) |
TW (1) | TW445510B (ja) |
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1996
- 1996-09-10 TW TW085111048A patent/TW445510B/zh not_active IP Right Cessation
- 1996-10-02 EP EP96115763A patent/EP0769814B1/de not_active Expired - Lifetime
- 1996-10-02 DE DE59609496T patent/DE59609496D1/de not_active Expired - Lifetime
- 1996-10-03 US US08/720,771 patent/US5824595A/en not_active Expired - Fee Related
- 1996-10-16 KR KR1019960046185A patent/KR100411970B1/ko not_active IP Right Cessation
- 1996-10-17 JP JP27477596A patent/JP3739499B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5824595A (en) | 1998-10-20 |
EP0769814B1 (de) | 2002-07-31 |
DE19538634C2 (de) | 1997-09-04 |
JPH09181019A (ja) | 1997-07-11 |
EP0769814A1 (de) | 1997-04-23 |
DE19538634A1 (de) | 1997-04-30 |
KR970023799A (ko) | 1997-05-30 |
KR100411970B1 (ko) | 2004-03-30 |
TW445510B (en) | 2001-07-11 |
DE59609496D1 (de) | 2002-09-05 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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