JPH04326757A

JPH04326757A - 情報処理装置及びそれを用いた並列計算機システム

Info

Publication number: JPH04326757A
Application number: JP3096788A
Authority: JP
Inventors: Kazumichi Yamamoto; 山本　一道; Keiichiro Nakanishi; 中西　敬一郎; Moritoshi Yasunaga; 守利安永; Tatsuya Saito; 達也斉藤; Katsunari Shibata; 柴田　克成
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-04-26
Filing date: 1991-04-26
Publication date: 1992-11-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ウエーハ・スケールサ
イズの集積回路装置を利用した情報処理装置及びそれを
用いた並列計算機システムに係り、特に広いデータ転送
幅を持ったクロスバ結合網によるネットワーク機構を用
い、コンパクトでかつ高い歩留りにて実装可能な情報処
理装置及びそれを用いた並列計算機システムに関するも
のである。

【０００２】

【従来の技術】電子計算機に代表される情報処理装置に
おいては、今後とも、より強力な処理能力が要求されて
くると予想できる。この要求に対する１つの解は、複数
のプロセッサの並列化による列理能力の獲得で、この観
点からいわゆる並列計算機が注目を集めている。しかし
、並列計算機の現在の問題点の１つはその実装効率の低
さにある。これは、プロセッサ間を結ぶ結合網を如何に
構成するかが確立されていないことに起因するが、配線
数が莫大なものなるために、現在の実装技術では結合網
の分割などをせざるを得ず、このことにより配線長増大
などによるシステムの性能低下を招く結果となっている
。

【０００３】一方、実装技術の面では、より大規模な集
積回路装置を実現するためにウエーハ・スケール集積回
路（Ｗａｆｅｒ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ
：ＷＳＩと略記する。）装置を用いる方法が知られてい
る。このウエーハ・スケール集積回路装置を用いて複数
のプロセッサを同一のウエーハ上に集積し、かつプロセ
ッサ間の結合網も同一ウエーハ上で行うことにより、接
続端子が不要となるため実装の負担が軽くなり、並列計
算機システム全体を分割する事なく形成することが可能
になる。よって、上記のプロセッサ間を結ぶ結合網を如
何に実装するかという問題点も解決する。しかし、ウエ
ーハ・スケール集積回路装置ではプロセス段階で発生す
る欠陥が、必ずある確率で存在するという問題点（いわ
ゆる歩留りの問題）がある。このようなウエーハ・スケ
ール集積回路装置上に高集積に回路を形成しても満足に
動作する確率が極めて低い。よって、上記欠陥を回避、
あるいは救済することが必要となり、従来から冗長な論
理回路を設計の際ウエーハ上に配置しておき、欠陥が発
見された部分を正常な予備の論理回路に置き換える方法
（いわゆるモノシリック型のウエーハ・スケール集積回
路装置）が検討されてきた。

【０００４】他方、特開平２−１８１４６５　号公報に
おいては、あらかじめ良品検査の終了したチップを複数
個ウエーハ上に垂直に固定するなどして実装し、ウエー
ハとチップをあわせたシステムとして歩留りを向上させ
る方法（いわゆるハイブリッド型のウエーハ・スケール
集積回路装置）が提案されている。この方法は、基板上
にチップを実装する場合に比べて配線ピッチを微細化で
き、実装効率を向上させることができるなどの点で有利
であり、モノリシック型に比べてもウエーハ内に冗長な
論理回路を構成する必要がなく、高集積，高歩留りのウ
エーハ・スケール集積回路装置実現のための有効な方法
のひとつであると言える。

【０００５】

【発明が解決しようとする課題】特開平２−１８１４６
５　号公報に記載された従来のハイブリッド型のウエー
ハ・スケール集積回路装置は、集積回路チップとウエー
ハ両者の信号接続をいずれかの形で行う必要があり、ワ
イヤボンディング，テープオートメイテッドボンディン
グ，微細ハンダボールを用いる方法（フリップチップ法
）等を用いて入出力信号を外部（ウエーハ）と接続する
ことになる。これらの方法の接続ピッチはチップ内のア
ルミなどの金属配線に比べて一桁以上大きく、ピン数が
多くなった場合、内部間の接続に比べて信号の授受の際
の遅延を生ずるという問題があるものの、あらかじめ良
品検査の終了した集積回路チップをウエーハ上に搭載す
ることができるため、実装効率（歩留り）及び冷却の容
易さの点などでモノリシック型のウエーハ・スケール集
積回路装置に比べて有利ではある。

【０００６】しかし、特開平２−１８１４６５　号公報
には、単にハイブリッド型のウエーハ・スケール集積回
路装置の実装方法自体が示されているのみで、そのウエ
ーハ・スケール集積回路装置を用いて並列計算機を構成
すること等、具体的な適用例は示されていない。また、
特開平２−１８１４６５　号公報の中には、ウエーハ内
に従来のモノリシック型のウエーハ・スケール集積回路
装置のような冗長構成を含んだ回路を内蔵してもよい旨
の記載が認められるものの、具体的に如何なる回路を実
装するかについて全く言及されておらず、並列計算機特
有の複数のプロセッサ間を結ぶ結合網を如何に構成する
かなどという課題についても全く認識されていない。

【０００７】本発明の目的は、高集積性の利点を損なわ
ず、歩留りも確保できるウエーハ・スケール集積回路装
置を利用した情報処理装置及びそれを用いた並列計算機
システムを提供することにある。

【０００８】

【課題を解決するための手段】本発明は、第１に、少な
くともデータの記憶，演算処理，命令制御、及び入出力
制御の機能を有するプロセッサを集積した半導体集積回
路装置を複数個ウエーハ・スケール集積回路装置上に搭
載して接続し、このウエーハ・スケール集積回路装置に
プロセッサ間を結ぶ結合網を設けたものである。更に、
プロセッサ間結合網として、クロスバ結合網を用いるこ
と、プロセッサ結合網の配線を多重化し、多数決回路を
用いた冗長構成とすること等を特徴とする。

【０００９】第２に、発明の観点を変えて見た場合、小
型チップであるプロセッサ等を集積した半導体集積回路
装置のいわゆる規則論理回路（メモリーなど）の部分が
小型チップ全体の面積に占める割合に比較して、大型チ
ップであるウエーハ・スケール集積回路装置のいわゆる
規則論理回路（プロセッサ結合網など）の部分が大型チ
ップ全体の面積に占める割合の方が大きいことを特徴と
する（規則論理回路については、明細書の実施例中で説
明する。）。

【００１０】第３に、少なくともデータの記憶，演算処
理，命令制御、及び入出力制御の機能を有するプロセッ
サを集積した半導体集積回路装置を複数個ウエーハ・ス
ケール集積回路装置上に搭載して接続し、このウエーハ
・スケール集積回路装置にプロセッサ間を結ぶ結合網を
設け、ウエーハ・スケール集積回路装置を複数個相互に
接続する手段を設けた並列計算機システムを構成したこ
とである。

【００１１】

【作用】本発明によれば、第１に、チップ分割すると著
しく集積度が低下するようなプロセッサ間結合網などを
ウエーハ・スケール集積回路上に、高集積，高歩留りで
実現することができる。逆に、プロセッサ間結合網（ク
ロスバ結合網など）のような規則論理回路全体をチップ
に分割するとピン数，配線数が大きく増加し、全体の実
装効率の低下すなわち集積度の低下に直接結びつく。一
方、並列計算機は、大きく分けると複数のプロセッサ要
素と、それらを相互に結合する結合網からなる。プロセ
ッサ要素は、プロセッサ要素自体を構成する論理的な小
区分の各々が、異なった論理的機能を持つため、欠陥救
済のために冗長に設計すると集積度が大幅に低下すると
いう特徴がある。これに対して、結合網は交換のための
スイッチとそれを結ぶ配線からなる規則論理回路であり
、全体として規則性が高いので、集積度を大幅に低下さ
せることなく欠陥救済のための冗長設計を行なうことが
出来る。

【００１２】本発明によれば、クロスバ結合網などのプ
ロセッサ間結合網をウエーハ・スケール集積回路装置上
に形成することによりピン数の増加を考慮する必要がな
くなり、チップ分割に係る集積度の低下とは無関係にな
るので、ウエーハ当たりの集積度を大きく向上させるこ
とが出来る。更に、ウエーハ・スケール集積回路装置上
に冗長設計に適した結合網を配置すれば、ウエーハ・ス
ケール集積回路装置の集積度を大きく低下させることな
く、装置全体の高い歩留りを実現する事ができる。

【００１３】また、並列計算機の各プロセッサの半導体
集積回路装置をウエーハ・スケール集積回路装置上に搭
載して接続する場合、ウエーハ・スケール集積回路装置
の面上に信号接続用の端子を設け、個々に作製したプロ
セッサのチップのうち良品のみをウエーハ上に微細ピッ
チで接続できるハンダバンプ接続などの技術的手段を用
いて実装するので、個々のチップに対する欠陥救済策を
とる必要が無くなる。第２に、小型チップであるプロセ
ッサ等を集積した半導体集積回路チップのいわゆる規則
論理回路（メモリーなど）の部分が小型チップ全体の面
積に占める割合に比較して、大型チップであるウエーハ
・スケール集積回路装置のいわゆる規則論理回路（プロ
セッサ結合網など）の部分が大型チップ全体の面積に占
める割合の方を大きくすることにより、大型チップ上の
回路の欠陥救済を容易化することができ、大型チップの
歩留りを向上させることができる。

【００１４】第３に、ウエーハ・スケール集積回路装置
に結合網、個々に作製されるチップとしてプロセッサ要
素を用いた情報処理装置を利用し、ウエーハ１枚または
２枚以上用いて並列計算機システムを構成することがで
き、現状の並列計算機システムに比べて計算能力を維持
または向上させつつ、装置規模を著しくコンパクトにで
きる。

【００１５】

【実施例】図１（ａ）は本発明の第１の実施例を示す概
観図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ′
の断面図である。

【００１６】ウエーハ・スケール集積回路（Ｗａｆｅｒ
　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）装置であるネ
ットワークＷＳＩ１の内部にはプロセッサ間の結合網で
あるクロスバネットワーク回路とその補助機能回路が形
成され、その表面に半導体集積回路装置であるプロセッ
サ・エレメント・チップ２が複数個搭載，接続されてお
り、いわゆるハイブリッド型のウエーハ・スケール集積
回路装置を利用した情報処理装置が構成されている。各
プロセッサ・エレメント・チップ２はネットワークＷＳ
Ｉ１のプロセッサ間の結合網であるクロスバネットワー
ク回路を介して任意のプロセッサ・エレメント・チップ
２と通信することができる。

【００１７】ここで、プロセッサ間結合網としては、ク
ロスバネットワークのみならず、接続関係が固定的な静
的網（単一段結合網である完全網，星状網，鎖状網，環
状網，木状網，格子網など）、及び接続要求に応じて接
続関係が動的に変化し得る動的網（クロスバ網，ｃｌｏ
ｓ網，オメガ網，など）等、種々なものが考えられる。動的網は、スイッチ網などとも呼ばれ、各スイッチを適
宜制御することによってプロセッサ間を動的に変化させ
て結合するものである。本発明の実施例としては、動的
網の一つであるクロスバ結合網（ネットワーク）を用い
た例で説明するが、各種結合網の適用が可能である。

【００１８】ネットワークＷＳＩ１の表面にはプロセッ
サ・エレメント・チップ２を接続するためのハンダバン
プ電極３がそれらのチップの端子に対応した位置に形成
される。ネットワークＷＳＩ１の内部にはクロスバネッ
トワーク配線のための縦方向グローバル配線４，横方向
グローバル配線５がそれぞれ別の層に形成されたクロス
バネットワーク回路が構成されている。その下の層には
２層の配線層と拡散層があり、クロスバスイッチを構成
するセレクタ回路６，入出力用バッファメモリー回路７
等の必要な補助機能回路が形成されている。また、各層
間を接続するためにスルーホール層を利用した垂直配線
８が形成される。

【００１９】ここで、ネットワークＷＳＩ１の縦方向グ
ローバル配線４，横方向グローバル配線５，セレクタ回
路６などは、図２〜図４などにて後述するように、スイ
ッチとそれらを結ぶ配線群からなっており、規則性の高
いいわゆる規則論理回路を構成している。本明細書中で
は、この「規則論理回路」を機能単位の繰り返し性があ
るものという意味で用いており、より一般的に言えば、
少なくとも１つ以上の回路素子と、それらを結ぶ少なく
とも１本以上の配線とからなる、あるまとまった論理的
機能を提供する論理回路単位が複数集合しているとき、
論理回路単位内部における、回路素子間の相対的位置関
係と、それら回路素子を結ぶ配線間の相対的位置関係と
が、論理回路単位間において、同一であることを特徴と
する論理回路単位の集合（例えば、マトリクス状に配置
されたメモリーセルのようなもの）を指す。ネットワー
クＷＳＩ１は大部分が上記の規則論理回路で構成されて
いると言える。

【００２０】本実施例によるネットワークＷＳＩ１は、
例えば寸法１００ｍｍ角のＣＭＯＳによるＷＳＩとして
構成する。そのネットワークＷＳＩ１は、最下層に能動
素子を形成するための拡散層、その上の２層は主に回路
を形成するための互いに交差する方向の金属配線層、更
にその上の２層に主に回路間を結線するための互いに交
差する長距離配線用の金属配線層、及びこれら層間を接
続するスルーホール層とから成っている。また、ネット
ワークＷＳＩ１の表面には集積回路装置であるプロセッ
サ・エレメント・チップを接続するためのハンダバンプ
電極端子３が、チップの端子に対応した位置に形成され
る。本実施例におけるネットワークＷＳＩ１は、集積回
路装置であるプロセッサ・エレメント・チップが搭載さ
れて覆い隠される部分にもプロセッサ間の結合網である
クロスバネットワーク回路とその補助機能回路のための
回路，配線を形成している。ネットワークＷＳＩ１はそ
の機能として、転送幅８１ビット，交換する入出力数共
に３０のプロセッサ間の結合網としてのクロスバネット
ワークを提供するものである。

【００２１】プロセッサ・エレメント・チップ２は記憶
，演算処理，命令制御，記憶制御，ネットワーク制御等
の機能を有する、例えば寸法１５ｍｍ角のＣＭＯＳ集積
回路装置として構成する。具体的には、命令を記憶する
ＲＯＭ，主にデータを記憶するＲＡＭ　、これらを制御
する回路からなる記憶制御部，命令により演算を行うＡ
ＬＵ等の回路からなる演算回路部，演算時に用いられ一
時的にデータ等を記憶するレジスタ・ファイル部，プロ
セッサ外部とのデータの入出力を行う入出力制御回路部
，命令によりこれらの各回路部を制御する制御部と、各
回路部間を結合するバス等を備えている。このようなプ
ロセッサの構成におけるＲＯＭ，ＲＡＭの部分は、多数
のメモリーセルがマトリックス状に配置されており、こ
の部分も先に述べたいわゆる規則論理回路を構成してい
る。但し、プロセッサ・エレメント・チップ２においては、
この規則論理回路の占める面積よりも、記憶制御部，演
算回路部，レジスタファイル部，入出力制御回路部等を
構成する規則性の高くない不規則論理回路の占める面積
の方が大きい。本実施例では、このプロセッサ・エレメ
ント・チップ２をネットワークＷＳＩ１上に３０個用意
する。

【００２２】これらプロセッサ・エレメント・チップ２
は図１４（ａ）にその断面を示すように、ネットワーク
ＷＳＩ１上にベア・チップ実装され、全ての信号端子，
電源端子はＷＳＩ表面のハンダバンプ電極端子３に接続
される（フリップチップ法）。なお、プロセッサ・エレ
メント・チップ２の接続方法として図１４（ｂ）に示す
ように、ワイヤー・ボンディング２１を用いたワイヤー
・ボンディング法（尚、２２はボンディング・パッドで
ある）、同図（ｃ）に示すように、テープ・オートメー
テッド・ボンディング（ＴＡＢ）リード２３を用いたＴ
ＡＢ法を用いることもできる。また、必要に応じてプロ
セッサ・エレメント・チップ２をパッケージしたうえで
ネットワークＷＳＩ１上に実装することも可能である。

【００２３】図２はネットワークＷＳＩ１上におけるプ
ロセッサ間の結合網としてのクロスバネットワークの構
成を示す図で、複数のプロセッサ・エレメント・チップ
のうち一例として４個のプロセッサ・エレメント・チッ
プ２，２ａ，２ｂを接続した４入力４出力のクロスバネ
ットワークの例を示す。

【００２４】プロセッサ・エレメント・チップ２，２ａ
，２ｂは、入出力用バッファメモリー回路７，横方向配
線束１０ａを介して、対応した縦方向配線束９，９ａに
各々接続される。セレクタ回路６，６ｂは縦方向配線束
９，９ａの全てと交わるように配置され、その入力端子
数は同図に於ける例の場合、８１×４（転送幅×プロセ
ッサ・エレメント・チップ個数）＝３２４本で、各々の
入力端子は縦方向配線束９，９ａの全てに接続されてい
る。セレクタ回路６，６ｂの出力は横方向配線束１０ｂ
を介して各入出力用バッファメモリー回路７へ接続され
る。プロセッサ・エレメント・チップ２，２ａ，２ｂの
入力信号，出力信号は各々データ信号，コントロール信
号，パリティ信号合わせて８１ビットの幅を持っている
。横方向配線束１０ａ，１０ｂ及び縦方向配線束９，９
ｂは各々８１ビットの幅を持つ。横方向配線束１０ａ，
１０ｂは図１に於ける横方向グローバル配線５の一部と
して機能し、縦方向配線束９，９ａは図１に於ける縦方
向グローバル配線４の一部として機能している。

【００２５】同図を用いて通信元プロセッサ・エレメン
ト・チップ２ａから通信先プロセッサ・エレメント・チ
ップ２ｂへの通信動作の説明をする。通信元のプロセッ
サ・エレメント・チップ２ａからの８１ビットの出力信
号は入出力バッファメモリー回路７を介して横方向配線
束１０ａを通り、縦方向配線束９ａに出力される。この
出力信号に含まれるコントロール信号によって、通信先
のプロセッサ・エレメント・チップ２ｂに対応したセレ
クタ回路６ｂが動作する。セレクタ回路６ｂは、通信元
プロセッサ・エレメント・チップ２ａからの信号を選択
し横方向配線束１０ｂに出力する。このセレクタ回路６
ｂの信号は入出力用バッファメモリー回路７を介して通
信先プロセッサ・エレメント・チップ２ｂに与えられ、
通信動作が完了する。同様にして、プロセッサ・エレメ
ント・チップ２ａ及び２ｂ以外の任意の２つのプロセッ
サ・エレメント・チップ２の対が、プロセッサ・エレメ
ント・チップ２→入出力用バッファメモリー回路７→横
方向配線束１０ａ→縦方向配線束９→セレクタ回路６→
横方向配線束１０ｂ→入出力用バッファメモリー回路７
→プロセッサ・エレメント・チップ２のルートで複数同
時に通信を行なうことができる。

【００２６】ここで、クロスバネットワークを用いてプ
ロセッサ・エレメント・チップ間を相互に接続する構成
の概念を図３を用いて説明する。図３も、４個のプロセ
ッサ・エレメント・チップ２ｉ，２ｊ，２ｋ，２ｌを接
続する４入力４出力クロスバネットワークの例を示して
いる（ここで、図１，図２と、図３とで符号を使いわけ
ているが大きな意味の違いはない。例えばプロセッサ・
エレメント・チップ２，２ａ，２ｂとプロセッサ・エレ
メント・チップ２ｉ，２ｊ，２ｋ，２ｌは、双方とも集
積回路装置であるプロセッサ・エレメント・チップであ
ることには相違がないが、図２においては特定の２ａと
２ｂとが通信を行うことを明確にするために２ａと２ｂ
という符号を用い、それら以外のプロセッサ・エレメン
ト・チップの符号を単に２とし、図３においては４つの
プロセッサ・エレメント・チップを対等なものとして扱
うため、それぞれを一般的なプロセッサ・エレメント・
チップという意味で２ｉ，２ｊ，２ｋ，２ｌという符号
を用いたにすぎない。その他の符号の意味も同様である
。）。

【００２７】プロセッサ・エレメント・チップ２ｉ，２
ｊ，２ｋ，２ｌの各々からは多ビットの出力信号が並列
に出力され、出力データ線束１０１，　１０２，１０３
，１０４に接続されている。出力データ線束１０１，１
０２，１０３，１０４は各々、クロスバネットワーク１
００へ入力される縦方向配線束９ｉ，９ｊ，９ｋ，９ｌ
に接続される。クロスバネットワーク１００は１６個の
多ビットデータ線接続スイッチ１１１，１１２，１１３
，１１４，１２１，１２２，１２３，１２４，１３１，
１３２，１３３，１３４，１４１，１４２，１４３，１
４４から構成される。ここで、多ビットデータ線接続ス
イッチとは、並列な複数本の信号線の各々を全て同期さ
せて接続、あるいは切断することの可能なスィッチであ
る。クロスバネットワーク１００の出力は、プロセッサ・エ
レメント・チップの入力データ線束１０５，１０６，１
０７，１０８を通して、各々プロセッサ・エレメント・
チップ２ｉ，２ｊ，２ｋ，２ｌへ接続される。

【００２８】同図を用いてクロスバネットワークをセレ
クタ回路６の集合として構成出来ることを説明する。ク
ロスバネットワーク１００を構成する多ビットデータ線
接続スイッチにおいて、横に並んだ４つの多ビットデー
タ線接続スイッチ、例えば１１１，１２１，１３１，１
４１は同時には最大でも１つのスイッチしか接続状態に
なれない。なぜなら、２つ以上のスイッチが同時に接続
状態になると、データの衝突状態が発生し、意味の無い
信号が出力されるからである。次に、この横に並んだ４
つのスイッチを一つのグループとしてとらえ、このグル
ープの機能を考える。同時には最大でも１つのスイッチ
しか接続状態にならないのであるので、このグループの
出力は、接続状態のスイッチの対応しているプロセッサ
・エレメント・チップの出力信号であるか、または全て
のスイッチが切断された状態のいずれかである。グルー
プのこのような機能はクロスバネットワークに接続され
たプロセッサ・エレメント・チップの出力信号のうち、
任意の１つを選択するという、セレクタの機能であるこ
とが分かる。つまり、このグループはセレクタ回路であ
る。このようなセレクタ回路６を４個用意し、その各入
力に対してプロセッサ・エレメント・チップの出力を各
々接続すれば、クロスバネットワーク１００を構成する
ことが出来る。このように、クロスバネットワーク１０
０はセレクタ回路６の集合として構成することが出来る
。

【００２９】図４は、クロスバネットワーク１００を構
成するセレクタ回路６の具体的な構成の１例を示す回路
図である。

【００３０】同図は、例として４入力１出力のセレクタ
回路６の回路図を示す。セレクタ回路６は、入力，出力
ともに複数本の並列な配線で構成されているので、多ビ
ット構成のセレクタ回路になっている。

【００３１】第１ビットのセレクタ回路２０１は、各プ
ロセッサ・エレメント・チップからの入力信号の第１ビ
ット目の信号線２１１，２１２，２１３，２１４の内か
ら、セレクタ制御器２００に従って１つを選択し、出力
の第１ビット信号線２３１に出力する。同様に第２ビッ
トのセレクタ回路２０２，第３ビットのセレクタ回路２
０３が用意され、以下繰り返し最終ビットのセレクタ回
路２８１まで用意される。セレクタ制御器２００はセレ
クト信号線２２１，２２２，２２３，２２４の内のひと
つに信号を出力することによって、各ビットのセレクタ
回路に対して選択すべき信号を指示する。各入力信号と
それに対応したセレクト信号は２入力ＡＮＤ回路２４０
に入力され、４つのＡＮＤ回路２４０の出力は４入力Ｏ
Ｒ回路２４１に入力され、選択された１つの信号が出力
される。このようにして、選択された入力信号の第１ビ
ット目がセレクタ出力の第１ビット信号線２３１に出力
され、以下同様に第２ビット目が出力の第２ビット信号
線２３２に、第３ビット目が出力の第３ビット信号線２
３３に、以下繰り返して最終ビットが出力の最終ビット
信号線３１１に出力される。以上のように、多ビット構
成のセレクタ回路６を具体的に構成する回路が示される
。

【００３２】図５は通信を行っている１組のプロセッサ
・エレメント・チップ２ａ，２ｂの対を示す図で、同図
を用いて前記通信動作の説明を補足する。

【００３３】２つのプロセッサ・エレメント・チップ２
ａ，２ｂ間の通信はおよそ前記に示したように行なわれ
るが、通信要求の衝突することも考えられる。つまり、
希望する通信先のプロセッサ・エレメント・チップ２ｂ
が他のプロセッサ・エレメント・チップ２と通信中であ
る、といった状態である。通信要求の衝突を避けるには
、通信元プロセッサ・エレメント・チップ２ａがセレク
タ回路６ｂの状態を把握しなければならない。この目的
のために、セレクタ回路６ｂから縦方向配線束９ａ，横
方向配線束１０ａに沿ってこれらの信号伝達方向とは逆
の信号伝達方向を持った逆方向配線１１を設ける。縦方
向配線束９ａを通してセレクタ回路６ｂに通信要求が出
されたとき、セレクタ回路６ｂが動作中であるなら、セ
レクタ回路６ｂは逆方向配線１１を用いて通信元プロセ
ッサ・エレメント・チップ２ａに動作中を示す信号を与
える。通信元プロセッサ・エレメント・チップ２ａはこ
の信号を参照して通信を開始するか、否かを決める。このように逆方向配線１１を用いて通信衝突を回避する
ことが可能になる。

【００３４】ひとつの通信元プロセッサ・エレメント・
チップ２ａに対応する、全セレクタ回路からの逆方向配
線１１は図５に示すように通信元プロセッサ・エレメン
ト・チップ２ａに１本の配線として接続される。

【００３５】なお、この逆方向配線１１を２本以上用意
し、プロセッサ・エレメント・チップ２ａに対し、セレ
クタ回路６ｂの状態をより詳しく報告することも可能で
ある。

【００３６】図６（ａ）は図２の縦方向配線束９，９ａ
、横方向配線束１０ａ，１０ｂ等に適用されて配線の歩
留りを大きく向上させる３重化多数決回路配線ブロック
を示す図であり、１ビット，１段分の回路を示す。同図
（ｂ）は比較のために示す１つの多数決回路を用いた従
来の３重化配線ブロックであり、同様に１ビット，１段
分の回路を示す。

【００３７】同図（ａ）に於て、冗長信号用配線１４ａ
，１４ｂ，１４ｃは、論理的には同一の情報を伝達する
。３入力多数決回路１２ａ，１２ｂ，１２ｃの各々に対
する入力信号は冗長信号分配用配線１３ａ，１３ｂ，１
３ｃを通して与えられる。各多数決回路１２ａ，１２ｂ
，１２ｃの出力は各々次の段の冗長信号用配線１４ａ，
１４ｂ，１４ｃに与えられる。同図（ｂ）に於て、冗長
信号用配線１４ａ，１４ｂ，１４ｃは３入力多数決回路
１２に接続され、３入力多数決回路１２の出力は３つに
分配され次の段の冗長信号用配線１４ａ，１４ｂ，１４
ｃに与えられる。

【００３８】多数決回路１２ａの第１の入力には冗長信
号用配線１４ａが結線され、第２の入力には冗長信号用
配線１４ｂから分岐した冗長信号分配用配線１３ｂが結
線され、第３の入力には冗長信号用配線１４ｃから分岐
した冗長信号分配用配線１３ｃが結線される。多数決回
路１２ｂの第１の入力には冗長信号用配線１４ｂが結線
され、第２の入力には冗長信号用配線１４ａから分岐し
た冗長信号分配用配線１３ａが結線され、第３の入力に
は冗長信号用配線１４ｃから分岐した冗長信号分配用配
線１３ｃが結線される。多数決回路１２ｃの第１の入力
には冗長信号用配線１４ｃが結線され、第２の入力には
冗長信号用配線１４ａから分岐した冗長信号分配用配線
１３ａが結線され、第３の入力には冗長信号用配線１４
ｂから分岐した冗長信号分配用配線１３ｂが結線される
。

【００３９】この３重化多数決回路配線ブロックの入力
，出力のみに注目してみれば、３本の配線が並行して並
んでいるものと論理的な変わりはない。しかし、冗長信
号用配線１４ａ，１４ｂ，１４ｃのうち任意の１本が何
らかの故障を起こし、あるいは欠陥を有し、誤った信号
を伝える場合でも３つの多数決回路１２ａ，１２ｂ，１
２ｃの各出力は正しい信号を出力するという特徴がある
。本明細書中では、この効果を３重化多数決回路配線ブ
ロックの欠陥救済効果と呼ぶ。後述する図７に３重化多
数決回路配線ブロックを多段に結線する３重化多数決回
路配線を示す。なお、本明細書中では多数決回路１２ａ
，冗長信号用配線１４ａをまとめて３重化多数決回路配
線ブロックのａ系配線，多数決回路１２ｂ，冗長信号用
配線１４ｂを同様にｂ系配線，多数決回路１２ｃ，冗長
信号用配線１４ｃを同様にｃ系配線と呼び、また、冗長
信号分配用配線１３ａ，１３ｂ，１３ｃを３本ひとまと
めにして拡散配線と呼ぶ。

【００４０】図７は上記３重化多数決回路配線ブロック
を複数用いた３重化多数決回路配線を示す図であり、同
図（ａ），同図（ｂ）とも１ビット，多段分の回路を示
す。同図（ａ）に示すように、ファンアウト回路１５ａ
は伝達したい信号を３本の冗長信号用配線１４へ分配す
る。冗長信号分配線用配線１３は拡散配線で、３つの３
入力多数決回路１２へ結線される。これら３つの多数決
回路１２の３本の出力は各々次の段の冗長信号用配線１
４に結線される。この様に図６で示した３重化多数決回
路配線ブロックを多段に結線し３重化多数決回路配線を
形成する。同図（ｂ）のファンアウト回路１５ｂは同図
に於ける、上下２方向，合計６本の冗長信号用配線に信
号を分配する。それぞれの方向に於て同図（ａ）と同様
に３重化多数決回路配線を形成する。

【００４１】図１１に３重化多数決回路配線、従来の３
重化配線、及び冗長設計しない単なる配線の各方法によ
ってクロスバネットワークの縦方向配線束９を，接続す
るプロセッサ・エレメント・チップ数分形成した場合の
各方法の歩留りの比較のグラフを示す。転送データ幅８
１ビット，総配線長１００ｍｍ，分割ブロック段数６段
（多数決回路を使用する場合）の縦方向配線束９を、接
続するプロセッサ・エレメント・チップ数分構成した場
合の歩留りを示す。同図の横軸は接続するプロセッサ・
エレメント・チップ数で、縦軸は縦方向配線全体での歩
留りを示す。欠陥が一様に分布するものとし、欠陥密度
は１平方ｃｍあたり１欠陥として試算した。接続するプ
ロセッサ・エレメント・チップ数が３０個の場合、３重
化多数決回路配線による方法が９８％以上の歩留りとな
り外の方法に比較して極めて優れていることが分かる。

【００４２】図８は上記３重化多数決回路配線ブロック
を用いて多ビットの配線束の構成方法を説明する図であ
り、多ビット１段分の回路を示す。

【００４３】３重化多数決回路配線ブロックを横方向に
並べることにより多ビット、すなわち本実施例では８１
ビット分の３重化多数決回路配線ブロックを構成してい
る。第１ビットの３重化多数決回路配線のａ系配線の隣
に第２ビットのａ系配線を配置し、以下同様に第８１ビ
ットのａ系配線まで配置する。その隣には第１ビットの
ｂ系配線を配置し、その隣に第２ビットのｂ系配線を配
置し、以下同様に第８１ビットのｂ系配線まで配置する
。その隣には第１ビットのｃ系配線を配置し、その隣に
第２ビットのｃ系配線を配置し、以下同様に第８１ビッ
トのｃ系配線まで配置する。そして、各ａ系配線，ｂ系
配線，ｃ系配線を各々拡散配線で結線する。ここで１２
ａ，１２ｂ，１２ｃは３入力多数決回路、１３は拡張配
線（冗長信号分配用配線），１４ａ，１４ｂ，１４ｃは
冗長信号用配線である。

【００４４】以上のように３重化多数決回路配線を組み
合せることにより、あるビットに対応するａ系配線，ｂ
系配線，ｃ系配線を離して配置することが出来る。本実
施例では多数決回路１２を７μｍピッチで連続に配置す
るため、冗長信号用配線１４も同ピッチで配置される。この時、ａ系配線，ｂ系配線，ｃ系配線の各間の距離は
７μｍ×（８１−１）＝５６０μｍ程度になる。ネット
ワークＷＳＩ１のプロセス時、特に試作段階では大きさ
が７μｍを越える比較的大きな欠陥の発生が考えられる
。もし３系の冗長信号用配線を隣合わせて配置するとこの
様な欠陥に対しての欠陥救済効果は発揮されないが、上
記のように３系の配線を離して配置することにより上記
の比較的大きな欠陥に対しても本来の欠陥救済効果が得
られる。本明細書中では、この配線レイアウト方法を、
レイアウト法１と呼ぶ。レイアウト法１では、１つのプ
ロセッサ・エレメント・チップ２の出力に対応したビッ
ト分、つまり本実施例では８１ビット分を１グループと
してひとつの配線ブロックとしており、クロスバ全体で
は、プロセッサ・エレメント・チップ２の総数分の配線
ブロックが横に並ぶことになる。

【００４５】これに対し、３重化多数決回路配線を組み
合わせる方法は同じだが、全てのプロセッサ・エレメン
ト・チップ２からの出力全ビット分を１つの配線ブロッ
クとする方法を本明細書中ではレイアウト法２と呼ぶ。この方法によると、本実施例では８１×３０（接続する
プロセッサ・エレメント・チップ数）＝２４３０本のａ
系配線の隣に同数のｂ系配線、その隣に同数のｃ系配線
を配置し各々を拡散配線で結線することになる。この場
合、拡散配線の配線長は最低でも７μｍ×（２４３０−
１）＝１７ｍｍにもなり、３重化多数決回路配線ブロッ
ク全体の歩留りを低下させる原因となる。

【００４６】また、上記の比較的大きな欠陥を回避する
ためには、各拡散配線間、つまり冗長信号分配用配線１
３間も可能な限り大きなピッチで配置する方法が望まし
く、本明細書中ではこの方法を分散法と呼ぶ。これに対
し、拡散配線を可能な限り小さなピッチで配置する方法
を同様に集中法と呼ぶ。両者を比較した場合、分散法の
方は拡散配線の配線長増加を招くのでやや歩留りが低下
するが、上記のような比較的大きな欠陥が発生し易い場
合には有利であるから、試作段階での設計に取り入れる
べきである。プロセスが安定し製品製造の段階での設計
には集中法を取り入れるとよい。

【００４７】図１２にレイアウト法１（集中法），レイ
アウト法１（分散法），レイアウト法２のそれぞの方法
で、転送データ幅８１ビット，総配線長１００ｍｍ，分
割ブロック段数６段の縦方向配線束９を、接続するプロ
セッサ・エレメント・チップ数分構成した場合の歩留り
を示す。同図の横軸は接続するプロセッサ・エレメント
・チップ数で、縦軸は縦方向配線全体での歩留りを示す
。欠陥が一様に分布するものとし、欠陥密度は１平方ｃｍ
あたり１欠陥として試算した。接続するプロセッサ・エ
レメント・チップ数が３０個の場合、レイアウト法１で
は分散法でも、９８％以上の歩留りとなり配線配置法と
して優れていることが分かる。

【００４８】本実施例によれば、第１の効果として実装
効率の向上があり、転送幅８１ビット，接続プロセッサ
・エレメント・チップ数３０個のクロスバ結合網を利用
した並列計算機システムをコンパクト（１００ミリ角）
に実装することができる。第２の効果としてＷＳＩを利
用した装置としての高歩留りの実現が挙げられる。

【００４９】第１の効果を具体的に説明する。通常の論
理回路に比較して、ゲート数に対するピン数，配線数が
多いクロスバ結合網回路は、チップに分割して実装した
場合、システムの総ピン数がチップ数の１／２乗に比例
して増加する。総ピン数の増加は全体の実装面積の増加
を招く。

【００５０】図９にクロスバ結合網をチップに分割して
実装した場合の模式図を示す。ここでは、クロスバ結合
網の入力，出力信号のみを対象にしている。全体を同一
規模のクロスバ・スイッチ・チップ１６ａ，１６を用い
て構成する。信号入力ピン１７に対する入力信号１９は
、接続用配線１８を通して横方向に並んでいる隣のクロ
スバ・スイッチ・チップ１６の信号入力ピン１７に与え
られる。一方、信号出力ピン２０からの出力信号は、接
続用配線１８を通して縦方に並んでいるクロスバ・スイ
ッチ・チップ１６の出力信号ピン２０に接続される。同様にして全ての入力端子，出力端子を結線する。クロ
スバ・スイッチ・チップ１６ａの図で内部の３入力３出
力クロスバ・スイッチの様子がわかる。この様に、同図
の例では３入力３出力のクロスバ・スイッチ・チップ１
６を用いて全体のクロスバ結合網を分割している。なお
、ここで注意することは実際のクロスバ・スイッチ・チ
ップでは、コントロール信号や電源のための端子が存在
するので、端子数は同図のクロスバ・スイッチ・チップ
１６よりも多くなることである。

【００５１】図１０は、以上のようなチップ分割構成を
仮定して、３０入力３０出力つまりクロスバ・スイッチ
数９００個のクロスバ交換網をチップ分割した場合の総
ピン数及びチップあたりのピン数を示すグラフである。但し、ここで言う１クロスバ・スイッチの転送幅は８１
ビット（パラレル）である。

【００５２】同図横軸（ａ）にチップ数を、（ｂ）には
チップあたりのクロスバ・スイッチ数を、縦軸（ｃ）に
システム総ピン数を、（ｄ）にチップあたりのピン数を
示す。

【００５３】５００ピンの信号入出力端子を使用できる
クロスバ・スイッチ・チップをパッケージにいれ、この
パッケージを用いてクロスバ結合網を構成した場合、全
体のチップ数は１００個、チップあたりのクロスバ・ス
イッチ数は９個、システムの総ピン数は約５００００ピ
ンとなることがわかる。これに対し、本実施例のネット
ワークＷＳＩ１は同図横軸（ａ）のチップ数が１の場合
に対応し、システムの総ピン数は約５０００ピンとなり
、実装効率向上効果が確認できる。

【００５４】次に、第２の効果を具体的に説明する。従
来、ＷＳＩを利用したシステムでは全ての回路をＷＳＩ
上に形成する、いわゆるモノリシック型が殆どであった
。ＷＳＩ利用のシステムを設計する場合、なんらかの欠
陥救済対策が必要になるが、モノリシック型ではこの欠
陥救済対策に非常な努力が払われている。これに対し、
本実施例では欠陥対策のための冗長設計を行なうと集積
度が大きく低下するプロセッサ・エレメント・チップ部
分をチップとして個別に作製し、良品のみをＷＳＩ上に
搭載，接続する方法を用いたためプロセッサ・エレメン
ト・チップ部分の歩留りを１００％と考えることができ
る。よって、装置全体の歩留りはネットワークＷＳＩ１
の歩留りで決まる。ＷＳＩ上に欠陥救済対策の容易な、
繰り返し性の高いクロスバネットワーク論理回路を形成
し、加えて、図１１，図１２でその効果を説明した３重
化多数決回路配線をレイアウト法１によって配置したの
でネットワークＷＳＩ１の歩留りは従来のＷＳＩに比べ
て高く、このため装置全体の歩留りも高い。

【００５５】図１３にネットワークＷＳＩ１のウエーハ
歩留りのグラフを示す。本明細書中に於て、ウエーハ歩
留りとはウエーハ・スケール集積回路の良品率であると
する。

【００５６】すなわち、無限に製作し続けた場合に全体
に占める良品の割合のことである。

【００５７】同図横軸はウエーハ上に搭載，接続するプ
ロセッサ・エレメント・チップ数、縦軸はウエーハ歩留
りを表わす。同図（ａ）は、１つのクロスバ・スイッチ
の転送データ幅が８１ビットの場合、同図（ｂ）は同４
５ビットの場合、同図（ｃ）は同２７ビットの場合であ
る。

【００５８】ウエーハ歩留りの計算法を簡単に説明する
。欠陥は一様に分布するものとし、欠陥密度は１平方ｃ
ｍあたり１欠陥とする。本実施例のＷＳＩは多層構造だ
が、ここで言う１欠陥は全ての層に対して影響を及ぼす
とする。改訂集積回路工学（２）（柳井，永田：コロナ
社）ｐ．２１５の式（１２．３）によれば、集積回路上
のある領域の面積をＡ、欠陥密度をλとすれば、その領
域の歩留りＹは、Ｙ＝ｅｘｐ（−λ×Ａ）となる。

【００５９】ある領域内で回路が多数決回路を用いて３
重化されている場合、その領域の歩留りＹｍ　は次のよ
うに計算される。この領域の面積１／３の小領域の歩留
りをＹｂ　とすると、Ｙｂ　＝ｅｘｐ（−λ×Ａ／３）Ｙｍ　＝Ｙｂ３＋３Ｙｂ２（１−Ｙｂ）となる。

【００６０】本実施例では、クロスバ交換網のための３
重化多数決回路配線がほとんどの面積を占める。まず、
図６（ａ）に示す、１ビット１段分の３重化多数決回路
配線ブロックの歩留りαを求める。１ビット１段分の３
重化多数決回路配線ブロックの面積の１／３をｓとし、
面積ｓの小領域の歩留りをＹｓ　とすると、Ｙｓ　＝ｅ
ｘｐ（−λ×ｓ） α＝Ｙｓ３＋３Ｙｓ３（１−Ｙｂ）となる。

【００６１】縦方向配線束９の３重化多数決回路配線に
使用される３重化多数決回路配線ブロックのウエーハ全
体での総数をＮｂｖ、横方向配線束１０ａ，１０ｂの３
重化多数決回路配線に使用れる３重化多数決回路配線ブ
ロックのウエーハ全体での総数をＮｂｈとすれば、縦方
向の３重化多数決回路配線、横方向の３重化多数決回路
配線各々の歩留りＹｍｖ，Ｙｍｈは、

【００６２】

【数１】

【００６３】となる。ＹｍｖとＹｍｈの積をもってウエ
ーハ歩留りとしている。

【００６４】図１３によれば、転送幅が８１ビット、接
続するプロセッサ・エレメント・チップ数が３０個の場
合ウエーハ歩留りが約９０％となる。ところで、試作、
または製品生成時にはロットとして有限枚数のウエーハ
が投入される。投入枚数に占める良品ウエーハ枚数の割
合を、本明細書中ではロット歩留りと呼ぶ。ロット歩留
りは、投入枚数が約３０〜５０枚以上の場合は正規分布
近似で、それ以下の場合は２項分布近似で予測できる。ウエーハ歩留りが９０％、１ロット投入枚数が１０枚の
場合、ロット歩留りは約５０％となる。

【００６５】図１５は本発明の第２の実施例を示す図で
あり、プロセッサ・エレメント・チップ２をネツトワー
クＷＳＩ１上に実装したときプロセッサ・エレメント・
チップ２によって覆われるネットワークＷＳＩ１上の部
分に汎用メモリー回路２４を併設する例である。図中の
他の記号は図１と同様である。

【００６６】汎用メモリー回路２４をプロセッサ・エレ
メント・チップ２の主記憶装置として利用すればその分
プロセッサ・エレメント・チップ２上の面積を他の回路
に譲ることができる。また、入出力用バッファメモリー
回路７に近設する事ができるので両者間でのデータのや
り取りを容易に行なうことができ、このことによりプロ
セッサ・エレメント・チップ２を介さず汎用メモリー回
路２４と入出力用バッファメモリー回路７間でダイレク
ト・メモリー・アクセス法による情報転送を行なうこと
もできる。また、汎用メモリー回路２４は一般のメモリ
ー回路同様、欠陥救済のために冗長に構成する事が容易
なので、ウエーハ上に配置する回路として適している。尚、汎用メモリー回路２４は先に述べたいわゆる規則論
理回路である。

【００６７】図１６は本発明の第３の実施例を示す図で
あり、ネットワークＷＳＩ１上に実装する集積回路装置
の一部にプロセッサ・エレメント・チップ２ではなく高
機能メモリーチップ２５を用いた例である。図中の他の
記号は図１と同様である。

【００６８】高機能メモリーチップ２５はメモリー回路
部分，メモリー制御回路部分，ネットワーク制御回路部
分からなる。メモリー回路部分は例えば容量１Ｍバイト
のランダム・アクセス・メモリーから成る。メモリー制
御回路部分はメモリー回路部分への情報入出力の制御及
びメモリー回路部分の管理を行なう。ネットワーク制御
回路部分はネットワークＷＳＩ１上の入出力用バッフア
メモリー回路７と高機能メモリーチップ２５のメモリー
制御回路部分を制御してネットワークＷＳＩ１上のクロ
スバ結合網との通信を行なう。

【００６９】高機能メモリーチップ２５は各プロセッサ
・エレメント・チップ２からアクセス可能な共有メモリ
ーとして使用できる。尚、メモリーチップ２５のメモリ
ー回路部分はいわゆる規則論理回路である。

【００７０】また、上記のネットワーク制御回路はプロ
セッサ・エレメント・チップ２の中に設けてもよい。

【００７１】以上のように、ＷＳＩを利用した並列演算
機構がコンパクトに、しかも歩留り良く提供されるが、
このようなウエーハ程度の大きさの情報処理装置を複数
枚相互に接続して用いることにより、高集積並列計算機
システムを構成することができる。そのシステム全体は
、従来の並列プロセッサのように専用の計算機室を必要
とするような大きさではなく、通常の事務室に設置可能
あるいは事務机上に乗せることのできる大きさで、科学
技術計算，高速グラフィック処理等の分野において、現
在のスーパーコンピュータ程度の計算能力を得ることが
できる。また、現在のスーパーコンピュータに比べては
るかに低価格で市場に提供することができる。

【００７２】

【発明の効果】本発明によれば、ＷＳＩを利用した並列
計算機構を、コンパクトにしかも歩留り良く実現する情
報処理装置及び並列計算機システムを提供することが出
来る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す概観図とその断面
図である。

【図２】クロスバネットワークの構成を示す図である。

【図３】クロスバネットワークを用いてプロセッサ・エ
レメント・チップ間を相互に接続する構成の概念を説明
する図である。

【図４】セレクタ回路の回路図である。

【図５】プロセッサ・エレメント・チップの対を示す図
である。

【図６】３重化多数決回路配線ブロックを示す図である
。

【図７】３重化多数決回路配線ブロックを複数用いた３
重化多数決回路配線を示す図である。

【図８】３重化多数決回路配線ブロックを用いて多ビッ
トの配線束の構成方法を説明する図である。

【図９】クロスバ結合網をチップに分割して実装した場
合の模式図である。

【図１０】クロスバ結合網のチップ分割によるピン数増
大を示す図である。

【図１１】従来例と比較した本発明の冗長配線構成法の
優位性を示す図である。

【図１２】本発明による冗長配線構成法の比較を示す図
である。

【図１３】本発明の第１の実施例の効果を説明する図で
ある。

【図１４】各種チップ接続方法を示す図である。

【図１５】本発明の第２の実施例を示す図である。

【図１６】本発明の第３の実施例を示す図である。

【符号の説明】

１…ネットワークＷＳＩ、２…プロセッサ・エレメント
・チップ、３…ハンダバンプ電極、４…縦方向グローバ
ル配線、５…横方向グローバル配線、６…セレクタ回路
、７…入出力用バッファメモリー回路、８…垂直配線、
９…縦方向配線束、１０…横方向配線束、１１…逆方向
配線、１２…３入力多数決回路、１３…冗長信号分配用
配線、１４…冗長信号用配線、１５…ファンアウト配線
、１６…クロスバ・スイッチ・チップ、１７…信号入力
ピン、１８…接続用配線、１９…入力信号、２０…信号
出力ピン、２１…ワイヤー・ボンディング・リード、２
２…ボンディング・パッド、２３…ＴＡＢリード、２４
…汎用メモリー回路、２５…高機能メモリーチップ。

Claims

【特許請求の範囲】

【請求項１】少なくともデータの記憶，演算処理，命令
制御、及び入出力制御の機能を有するプロセッサを集積
した半導体集積回路装置を複数個ウエーハ・スケール集
積回路装置上に搭載して接続し、上記ウエーハスケール
集積回路装置に上記プロセッサ間を結ぶ結合網を構成す
る論理回路を設けたことを特徴とする情報処理装置。
【請求項２】上記プロセッサ間結合網が、多段結合網で
あることを特徴とする請求項１記載の情報処理装置。
【請求項３】上記多段結合網が、クロスバ結合網である
ことを特徴とする請求項２記載の情報処理装置。
【請求項４】上記プロセッサ間結合網が、単一段結合網
であることを特徴とする請求項１記載の情報処理装置。
【請求項５】上記半導体集積回路装置をウエーハ・スケ
ール集積回路装置上に搭載して接続するのに、ワイヤー
ボンディングを用いたことを特徴とする請求項１記載の
情報処理装置。
【請求項６】上記半導体集積回路装置をウエーハ・スケ
ール集積回路装置上に搭載して接続するのに、微細ハン
ダボールを用いたことを特徴とする請求項１記載の情報
処理装置。
【請求項７】上記半導体集積回路装置をウエーハ・スケ
ール集積回路装置上に搭載して接続するのに、テープ・
オートメーティド・ボンディング・リードを用いたこと
を特徴とする請求項１記載の情報処理装置。
【請求項８】上記半導体集積回路装置をウエーハ・スケ
ール集積回路装置上に搭載して接続するのに、ベアチッ
プ実装を用いたことを特徴とする請求項１，５〜７いず
れかに記載の情報処理装置。
【請求項９】上記半導体集積回路装置をウエーハ・スケ
ール集積回路装置上に搭載して接続するのに、上記半導
体集積回路装置をパッケージして実装することを特徴と
する請求項１記載の情報処理装置。
【請求項１０】上記半導体集積回路装置に履われる上記
ウエーハ・スケール集積回路の該当部分にも、能動素子
及び配線を含む論理回路を形成したことを特徴とする請
求項１記載の情報処理装置。
【請求項１１】上記プロセッサを集積した半導体集積回
路装置内に、上記プロセッサ間結合網の制御機能を備え
たことを特徴とする請求項１記載の情報処理装置。
【請求項１２】上記ウエーハ・スケール集積回路装置に
、メモリー回路を備えたことを特徴とする請求項１記載
の情報処理装置。
【請求項１３】上記メモリー回路には、上記プロセッサ
を集積した半導体集積回路装置と上記ウエーハ・スケー
ル集積回路装置との信号入出力に用いられる情報を蓄え
ることを特徴とする請求項１２記載の情報処理装置。
【請求項１４】上記ウエーハ・スケール集積回路装置上
に上記プロセッサ以外のメモリー回路を集積した半導体
集積回路装置を搭載して接続したことを特徴とする請求
項１記載の情報処理装置。
【請求項１５】上記メモリー回路を集積した半導体集積
回路装置が、メモリー制御回路及び上記プロセッサ間結
合網を制御するネットワーク制御回路のうち少なくとも
いずれか一方を備えたことを特徴とする請求項１４記載
の情報処理装置。
【請求項１６】上記ウエーハ・スケール集積回路装置の
プロセッサ間結合網において、同一信号を伝送するｎ本
（但し、ｎは３以上の整数値）の多重化配線と、上記ｎ
本の入力を有する多数決回路をｎ個設け、各多数決回路
の入力に各配線を各々接続し、各多数決回路から１本ず
つ、合計ｎ本の出力を得る配線ブロックを構成し、この
配線ブロックを多段に直列接続してｎ重化した多重化配
線群構造を形成することを特徴とする請求項１記載の情
報処理装置。
【請求項１７】上記ウエーハ・スケール集積回路装置の
プロセッサ間結合網において、プロセッサ間結合網とし
てクロスバ結合網を用い、クロスバスイッチを構成する
セレクタ回路群を上記多重化配線群下部の能動回路領域
に形成し、上記多重化配線の各々を各々のセレクタへの
入力とし、各セレクタの出力は上記多重化配線群の並ん
でいる方向と直交する方向に引き出されることを特徴と
する請求項１６記載の情報処理装置。
【請求項１８】上記多重化配線群に並列に配置され、上
記多重化配線群とは逆の信号伝達方向を持った信号配線
を併設する請求項１６記載の情報処理装置。
【請求項１９】大型チップ上にその大型チップに比べて
面積が小さい小型チップを少なくとも１個搭載する大規
模集積回路を用いた情報処理装置において、上記小型チ
ップの規則論理回路の部分が上記小型チップ全体の面積
に占める割合に比較して、上記大型チップの規則論理回
路の部分が上記大型チツプ全体の面積に占める割合の方
が大きいことを特徴とする情報処理装置。
【請求項２０】上記大型チップの規則論理回路は、機能
単位のレイアウト及び配線を含め同一形状の繰り返しと
なっていることを特徴とする請求項１９記載の情報処理
装置。
【請求項２１】上記小型チップは、規則論理回路の部分
及び不規則論理回路の部分の混成であることを特徴とす
る請求項１９記載の情報処理装置。
【請求項２２】上記大型チップの規則論理回路は、結合
網の論理回路で構成されていることを特徴とする請求項
１９記載の情報処理装置。
【請求項２３】少なくともデータの記憶，演算処理，命
令制御、及び入出力制御の機能を有するプロセッサを集
積した半導体集積回路装置を複数個ウエーハ・スケール
集積回路装置上に搭載して接続し、上記ウエーハ・スケ
ール集積回路装置に上記プロセッサ間を結ぶ結合網を設
け、上記ウエーハ・スケール集積回路装置を複数個相互
に接続する手段を設けたことを特徴とする並列計算機シ
ステム。
【請求項２４】クロスバ結合網を形成したウエーハ・ス
ケール集積回路装置上に、少なくともデータの記憶，演
算処理，命令制御、及び入出力制御の機能を有するプロ
セッサを集積した半導体集積回路装置を搭載して接続し
、上記ウエーハ・スケール集積回路装置を複数個相互に
接続する並列計算機システムであって、同一信号を伝送
するｎ本（但し、ｎは３以上の整数値）の多重化配線と
、上記ｎ本の入力を有する多数決回路をｎ個設け、各多
数決回路の入力に上記各配線を各々接続し、各多数決回
路からｎ本の出力を得る配線ブロックを構成し、この配
線ブロックを多段に直列接続してｎ重化した多重化配線
群構造を用い、上記ウエーハ・スケール集積回路装置に
クロスバスイッチを構成するセレクタ回路群を上記多重
化配線群下部の能動回路領域に形成し、上記多重化配線
の各々を各々のセレクタへの入力とし、各セレクタの出
力は上記多重化配線群の並んでいる方向と直交する方向
に引き出す構成のセレクタを用いることを特徴とする並
列計算機システム。