CN220934070U - 半导体封装 - Google Patents

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interconnect
semiconductor
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semiconductor substrate
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卢致昕
蔡仲豪
王垂堂
余振华
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Abstract

本实用新型提供一种半导体封装。所述半导体封装包括：第一半导体管芯，包括半导体衬底及设置于半导体衬底上的第一互连结构；第二半导体管芯，设置于第一半导体管芯上并电性连接至第一半导体管芯，所述第二半导体管芯包括：第二半导体衬底及第二互连结构；第三互连结构，其中第二互连结构与第三互连结构设置于第二半导体衬底的相对侧上，并且第二互连结构位于第一互连结构与第三互连结构之间。

Description

半导体封装
技术领域
本实用新型的实施例涉及一种半导体封装。
背景技术
对多种类型的装置或组件进行整合是构建集成电路及封装的持续目标。当对相关的布线及热设计进行优化时，集成电路及封装中的每一组件与其他组件很好地结合。通常，藉由直接金属化结构形成或金属对金属接合来提供组件之间的电性连接。如此一来，组件之间的电性连接的设计可成为系统优化的关键考虑因素。
实用新型内容
本实用新型的一个实施例提供了一种半导体封装包括：第一半导体管芯，包括第一半导体衬底及设置于第一半导体衬底上的第一互连结构；第二半导体管芯，设置于第一半导体管芯上并电性连接至第一半导体管芯，所述第二半导体管芯包括：第二半导体衬底及第二互连结构；以及第三互连结构，其中第二互连结构与第三互连结构设置于第二半导体衬底的相对侧上，并且其中第二互连结构位于第一互连结构与第三互连结构之间。
本实用新型的另一个实施例提供了一种半导体封装包括：第一半导体管芯，包括半导体衬底及设置于半导体衬底上的第一互连结构；第二半导体管芯，嵌于第一互连结构中并电性连接至第一互连结构。
附图说明
结合附图阅读以下具体实施方式会最好地理解本公开的方面。应注意，根据业界中的标准惯例，各个构件未按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种构件的尺寸。
图1A至图1D是根据本实用新型第一实施例的形成封装结构的方法的剖视图。
图2是根据本实用新型第二实施例的封装结构的剖视图。
图3A至图3D是根据本实用新型第三实施例的形成封装结构的方法的剖视图。
图4A至图4D是根据本实用新型另一实施例的形成封装结构的方法的剖视图。
图5是根据本实用新型实施例的封装结构的剖视图。
图6是根据本实用新型实施例的封装结构的剖视图。
图7是根据实施例的封装结构的剖视图。
图8是根据本实用新型实施例的封装结构的剖视图。
图9是根据本实用新型实施例的封装结构的剖视图。
图10是根据本实用新型实施例的封装结构的剖视图。
图11是根据本实用新型实施例的封装结构的剖视图。
具体实施方式
以下公开提供用于实施本实用新型的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例以简化本公开。当然，这些只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一构件形成于第二构件上方或第二构件上可包含其中第一构件和第二构件直接接触地形成的实施例，并且还可包含其中额外构件可形成于第一构件与第二构件之间使得第一构件和第二构件可不直接接触的实施例。另外，本公开可能在各个实例中重复附图标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
另外，为易于描述，本文可使用空间相对术语，例如“在…之下”、“在…下方”、“下部”、“上覆”、“上部”以及类似术语来描述如图式中所示出的一个组件或构件与另一(一些)组件或构件的关系。除图中所描绘的定向之外，空间上相对的术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它取向)，且本文中所使用的空间相对描述词同样可相应地进行解释。
应理解，本揭露的以下实施例提供了可在各种各样的具体背景环境中实施的适用的概念。所述实施例旨在提供进一步的解释，但并非用于限制本揭露的范围。
图1A至图1D是根据本实用新型第一实施例的形成管芯堆栈结构的方法的剖视图。
参照图1A，提供第一半导体晶片101a。第一半导体晶片101a可包括应用专用集成电路(application-specific integrated circuit，ASIC)芯片、模拟芯片、传感器芯片、无线射频芯片、电压调节器芯片或内存芯片。第一半导体晶片101a包括第一半导体衬底103a、第一装置区121a以及第一互连结构104a，第一互连结构104a具有第一介电层112a以及嵌于第一介电层112a中的第一互连配线122a。第一互连配线122a可包括第一导通孔125a以及第一导电接垫126a。第一导电接垫126a藉由第一互连结构104a的第一互连配线122a电性连接至第一半导体衬底103a。在一些实施例中，第一互连配线122a的材料可为铜(Cu)或其他合适的金属材料，而第一介电层112a的材料可为氧化硅(SiOx，其中x>0)、氮化硅(SiNx，其中x>0)、氮氧化硅(SiOxNy，其中x>0且y>0)或其他合适的介电材料。
在一些实施例中，第一半导体衬底103a包括用以定义出至少一个有源区域的隔离结构，并且第一装置区121a设置于所述有源区域上/中。第一装置区121a包括各种装置。在一些实施例中，所述各种装置包括有源组件、无源组件或其组合。所述装置例如为晶体管、电容器、电阻器、二极管、光电二极管、熔丝装置或其他类似装置。所述装置的功能可包括内存、处理器、传感器、放大器、电力分配、输入/输出电路系统或类似功能。在一些实施例中，第一装置区121a包括栅极结构、源极/漏极区、间隔件及类似结构。
在一些实施例中，半导体衬底103a可包含硅或其他半导体材料。在其他实施例中，第一半导体衬底103a可包含其他元素半导体材料，例如硅锗、碳化硅、镓砷、砷化铟、氮化镓或磷化铟等化合物。在一些实施例中，第一半导体衬底103a由例如硅锗、硅锗碳化物、磷化镓砷或磷化镓铟等合金半导体制成。在一些实施例中，第一半导体衬底103a包括外延层。举例而言，第一半导体衬底103a具有上覆于块状半导体之上的外延层。在一些实施例中，第一半导体衬底103a为绝缘体上半导体(semiconductor-on-insulator，SOI)衬底。在各种实施例中，第一半导体衬底103a可采取平面衬底、具有多个鳍的衬底、具有奈米线形式的衬底，或者此项技术中具有通常知识者已知的其他形式的衬底。依据设计的要求，第一半导体衬底103a可为P型衬底或N型衬底，并且其中可具有掺杂区。可针对N型装置或P型装置来配置掺杂区。
参照图1A，在第一半导体衬底103a之上形成第一互连结构104a。详细而言，第一互连结构104a包括第一介电层112a及第一互连配线122a。第一互连配线122a形成于第一介电层112a中。在一些实施例中，第一介电层112a包含氧化硅、氮氧化硅、氮化硅、低介电常数(低k)材料、前述材料的组合或其他类似材料。在一些实施例中，第一互连配线122a包括接触通孔、金属线及/或金属接垫。在一些实施例中，第一互连配线122a藉由双镶嵌工艺形成。在替代实施例中，第一互连配线122a藉由多个单镶嵌工艺形成。在又一些替代实施例中，第一互连配线122a藉由电镀工艺形成。第一互连配线122a可由钨(W)、铜(Cu)、铜合金、铝(Al)、铝合金或其组合制成。在一些替代实施例中，可于第一互连配线122a与第一介电层112a之间形成障壁层(图中未示出)，以防止第一互连配线122a的材料迁移至第一介电层112a中或迁移至第一装置区121a中。障壁层的材料例如包括钽、氮化钽、钛、氮化钛、钴钨(CoW)或其组合。
参照图1B及图1C，提供第二半导体晶片101b。第二半导体晶片101b可包括应用专用集成电路(ASIC)芯片、模拟芯片、传感器芯片、无线射频芯片、电压调节器芯片或内存芯片或类似芯片。在一些实施例中，第二半导体晶片101b以类似于二级(L2)高速缓存或类似结构的方式工作，以辅助第一半导体晶片101a，但第二半导体晶片101b位于单独的晶片内，而非位在第一半导体晶片101a内。第二半导体晶片101b包括第二半导体衬底103b、第二装置区121b以及第二互连结构104b，且第二互连结构104b具有第二介电层112b以及嵌于第二介电层112b中的第二互连配线122b。第二互连配线122b可包括第二导通孔125b及第二导电接垫126b。第二半导体晶片101b可更包括第三互连结构105，且第三互连结构105具有第三介电层113以及嵌于第三介电层113中的第三互连配线124。形成第二半导体晶片101b的第二互连结构104b及第三互连结构105的材料及方法可类似于第一半导体晶片101a的第一互连结构104a，或者藉由其他合适的材料及工艺来达成。
此外，在一些实施例中，第二半导体晶片101b更包括导电穿孔123，如图1B及图1C所示。导电穿孔123电性连接至第二互连配线122b及第三互连结构124。导电穿孔123穿透第二半导体衬底103b，且导电穿孔123包括第一端及与第一端相对的第二端。应注意，导电穿孔123的第一端与第二互连结构104b接触，而导电穿孔123的第二端与第三互连结构105接触，且导电穿孔123的第二端较导电穿孔123的第一端宽。导电穿孔123可由铜、铜合金、铝、铝合金或其组合制成。在一些其他实施例中，导电穿孔123更包括围绕导通孔的扩散障壁层(图中未示出)。所述扩散障壁层可由Ta、TaN、Ti、TiN、CoW或其组合制成，且可藉由例如电化学电镀工艺、化学气相沈积(chemical vapor deposition，CVD)、原子层沈积(atomiclayer deposition，ALD)、物理气相沈积(physical vapor deposition，PVD)或类似工艺等合适的工艺形成。
在一些实施例中，为使第一装置区121a与第二装置区121b之间的距离最小化，如图1D所示，第一互连结构104a的厚度T3及第二互连结构104b的厚度T4被限制在约0.5微米至约2微米或者约0.5微米至约3微米的范围内，从而可减少第一装置区121a与第二装置区121b中装置之间的讯号交互延迟及能量损失。此外，为便于自外部系统进行电力输送，第二半导体晶片101b背面上的第三互连结构124可设计成具有电力分配网络(powerdistribution network，PDN)电路系统功能。电力分配网络(PDN)电路系统被配置成对第一半导体晶片101a及第二半导体晶片101b中的装置传输电源及接地讯号。在一些实施例中，馈送至第二装置区121b及/或第一装置区121a的电源及接地讯号是从第二半导体衬底103b的背面提供的，所述背面与第二半导体衬底103b的上面设置有第二装置区121b的正面相对。相较于从第二互连配线122b的堆栈上方来对第二装置区121b提供电源及接地讯号，根据本揭露的实施例，电源及接地讯号可从衬底103b的背面沿较短的路径被提供至第二装置区121b。此外，由于电力分配网络设置于第二半导体衬底103b的背面及第二装置区121b处，因此可显著地释放第二装置区121b上方的布线区域。
在一些其他实施例中，第二半导体衬底103b的厚度T2可被减小至小于约0.5微米或0.1微米，其较在一些实施例中的第二互连结构104b薄。除了第一装置区121a与第二装置区121b之间的垂直距离减小之外，第一互连结构104a及第二互连结构104b的水平间距及临界尺寸亦可减小至具有小于约3微米或5微米的节距P1(间距加上临界尺寸)，且因此可提高设计的自由度及灵活性。第二装置区121b中的组件可具有小的厚度及/或可具有位于硅衬底上方的部分，因此第二半导体衬底103b可更薄。举例而言，由于全环绕栅极(Gate-All-Around，GAA)晶体管的通道位于硅衬底上方而非嵌于硅衬底中，因此硅衬底可更薄。
参照图1B，于第一半导体晶片101a的正面之上形成第一导电接垫126a，且于第二半导体晶片101b的正面之上形成第二导电接垫126b。详细而言，如图1B所示，例如，第一介电层112a(或称为第一接合介电材料)的一部分设置于第一半导体晶片101a的正面上，并且第一导电接垫126a嵌于第一介电层112a中。在一些实施例中，第一导电接垫126a及第二导电接垫126b的材料可为铜(Cu)或其他合适的金属材料，而第一介电层112a及第二介电层112b的材料可为氧化硅(SiOx，其中x>0)、氮化硅(SiNx，其中x>0)、氮氧化硅(SiOxNy，其中x>0且y>0)或其他合适的介电材料。第一导电接垫126a可藉由沈积以及随后进行的化学机械研磨(chemical mechanical polishing，CMP)工艺来形成。类似地，第二导电接垫126b可藉由另一沈积以及随后进行的化学机械研磨工艺来形成。第一导电接垫126a及第二导电接垫126b有助于调整导体密度，使得腐蚀及/或凹陷(dishing)问题可被最小化。
在于第一半导体晶片101a上设置第二半导体晶片101b之前，作为第一互连配线122a的一部分的第一导电接垫126a被第一接合介电材料暴露出。此外，第二导电接垫126b被第二介电层112b暴露出。在一些实施例中，第二导电接垫126b藉由利用介电质对介电质接合以及金属对金属接合(例如，接垫对接垫接合)的方法而电性连接至第一导电接垫126a。在进行接合工艺之前，对第一半导体晶片101a及第二半导体晶片101b进行清洁工艺及预接合工艺。换言之，第一半导体晶片101a上的第一导电接垫126a与第二半导体晶片101b上的第二导电接垫126b在接合之前预先对齐。
在一些实施例中，为便于接合，进行对第一半导体晶片101a与第二半导体晶片101b的接合表面进行的表面准备。举例而言，所述表面准备可包括表面清洁及活化。可对第一半导体晶片101a与第二半导体晶片101b的接合表面进行表面清洁，以移除第一导电接垫126a的顶表面、第一接合介电材料的顶表面、第二导电接垫126b的顶表面及第二接合介电材料的顶表面上的颗粒。可藉由湿式清洁来对第一半导体晶片101a与第二半导体晶片101b的接合表面进行清洁。不仅颗粒被移除，而且形成于第一导电接垫126a的顶表面及第二导电接垫126b的顶表面上的自然氧化物也可被移除。形成于第一导电接垫126a的顶表面及第二导电接垫126b的顶表面上的自然氧化物可藉由在湿式清洁中所使用的化学物质被移除。
在对第一半导体晶片101a与第二半导体晶片101b的接合表面进行清洁之后，可进行对第一接合介电材料的顶表面及第二接合介电材料的顶表面的活化，以形成高接合强度。在一些实施例中，进行等离子活化以对第一接合介电材料的顶表面及第二接合介电材料的顶表面进行处理。
参照图1B，将第一半导体晶片101a与第二半导体晶片101b对齐，并且可达成次微米级的对齐精度。第一半导体晶片101a与第二半导体晶片101b一经精确对齐后，便将第二半导体晶片101b放置于第一半导体晶片101a上并与第一半导体晶片101a接触。当第一接合介电材料的经活化的顶表面与第二接合介电材料的经活化的顶表面接触时，第一半导体晶片101a的第一接合介电材料与第二半导体晶片101b的第二接合介电材料被预接合。换言之，藉由对第一接合介电材料与第二接合介电材料进行预接合，第一半导体晶片101a与第二半导体晶片101b被预接合。在第一接合介电材料与第二接合介电材料的预接合之后，第一导电接垫126a与第二导电接垫126b接触。
在将第二半导体晶片101b预接合至第一半导体晶片101a上之后，进行第一半导体晶片101a与第二半导体晶片101b的介电质对介电质接合以及金属对金属接合。第一半导体晶片101a及第二半导体晶片101b的介电质对介电质接合以及金属对金属接合可包括用于介电质接合的处理以及用于导体接合的热退火。在一些实施例中，进行用于介电质接合的处理以加强第一接合介电材料与第二接合介电材料之间的接合。举例而言，在介于约100摄氏度至约150摄氏度的温度下进行用于介电质接合的处理。在进行用于介电质接合的处理之后，进行用于导体接合的热退火，以便于第一导电接垫126a与第二导电接垫126b之间的接合。举例而言，可在介于约300摄氏度至约400摄氏度的温度下进行用于导体接合的热退火。用于导体接合的热退火的工艺温度高于用于介电质接合处理的工艺温度。由于用于导体接合的热退火是在相对较高的温度下进行的，因此在第一导电接垫126a与第二导电接垫126b之间的接合接口处可能会发生金属扩散及晶粒(grain)生长。另一方面，当进行用于导体接合的热退火时，第一导电接垫126a及第二导电接垫126b可能遭受由导体(即第一导电接垫126a与第二导电接垫126b)与介电层(即第一介电层112a及第二介电层112b)之间的热膨胀系数(coefficient ofthermal expansion，CTE)失配而导致的压力。在进行用于导体接合的热退火之后，第一介电层112a被接合至第二介电层112b，且第一导电接垫126a被接合至第二导电接垫126b。在一些实施例中，第一导电接垫126a包括导电接垫(例如，铜接垫)、导通孔(例如，铜通孔)或其组合，同时第二导电接垫126b包括导电接垫(例如，铜接垫)、导通孔(例如，铜通孔)或其组合。第一半导体晶片101a与第二半导体晶片101b之间的导体对导体接合可为通孔对通孔接合、接垫对接垫接合或通孔对接垫接合。
在进行第一半导体晶片101a与第二半导体晶片101b的接合之后，第一互连结构104a与第二互连结构104b藉由第一互连配线122a及第二互连配线122b彼此电性连接。应注意，为简化附图，在本文中描述的第一半导体晶片101a及/或其他组件在每一侧处水平地利用虚线示出，如可在图1A至图1C中所示以表示其为晶片形成工艺。相反，图1D所示的结构在每一水平侧处利用直线示出，乃因已对所述结构进行了单体化工艺。
参照图1D，在第一半导体晶片101a与第二半导体晶片101b接合之后，在第二半导体晶片101b的背面上形成互连结构106。互连结构106包括交替地堆栈的介电层114与互连配线127，且互连配线127电性连接至第二半导体晶片101b的互连配线122b及导电穿孔123。在一些实施例中，互连配线127的最顶部导电层包括用于安装稍后形成的导电连接件102(例如，金属柱、微凸块、焊料凸块或其组合)的金属接垫，并且在进一步的工艺中可进行可能的单体化。作为此单体化工艺的结果，互连结构104a、104b、105、106及半导体衬底103a、103b按照设计沿着管芯区的边界(即，切割道)被切割。因此，如图1D所示，互连结构104a、104b、105、106的侧壁可实质上与半导体衬底103a、103b的侧壁对齐。
在一些实施例中，参照图2所示的封装结构200，第二半导体管芯101b更包括穿透第二半导体衬底103b及第二互连结构104b的第二导电穿孔221，且第二导电穿孔221电性连接至第一互连结构104a及互连结构106。
结合图3A至图3D描述形成封装结构300的方法。在图3A中，设置包括第一半导体衬底103a及第一互连结构104a的第一半导体晶片101a，其中第一互连结构包括第一导电接垫126a及第一导通孔125a。在一些实施例中，第一导电接垫126a可具有各种临界尺寸或者甚至可具有各种形状，用于进一步电性连接至将在随后步骤中形成的结构。
参照图3B，拾取第二半导体管芯101b并将其放置于第一半导体晶片101a上。详细而言，将第一半导体晶片101a与第二半导体管芯101b经由第一导电接垫126a及第二导电接垫126b面对面地接合在一起。在一些实施例中，在进行第一半导体晶片101a与第二半导体管芯101b的接合之前，第一导电接垫126a与第二导电接垫126b实质上对齐，并且可如先前所述达成次微米级的对齐精度。第一导电接垫126a可接合至第二导电接垫126b，并且第一接合介电材料可接合至第二接合介电材料。第一导电接垫126a与第二导电接垫126b的对齐可使用光学识别方法来达成。在达成对齐之后，在一些实施例中，藉由施加压力及/或热量将第一导电接垫126a与第二导电接垫126b接合在一起。在一些实施例中，接合结构包括金属对金属接合及介电质对介电质接合。在一些其他实施例中，接合结构包括熔融接合结构。
如图3C所示，在第一半导体晶片101a与第二半导体管芯101b接合之后，形成包括嵌于介电层114中的互连配线321的互连结构106。在一些实施例中，介电层114包含氧化硅、氮化硅、聚合物或其组合。介电层114可藉由利用例如旋转涂布、CVD或类似工艺等合适的工艺来沈积介电材料来形成，且然后可藉由进行平坦化工艺来部分地移除所沈积的介电材料。在一些实施例中，平坦化工艺包括CMP工艺、回蚀工艺或其组合。在一些实施例中，在平坦化工艺期间，介电材料的一部分被移除，并且互连配线321的最顶部部分及/或第二半导体管芯101b的最顶部部分(即，包括介电层113以及第三互连配线124的互连结构105的一部分)亦被移除。在一些其他实施例中，在平坦化工艺期间，互连配线321及第三互连配线124上方的介电材料的一部分未被移除，因此互连配线321及第三互连配线124在后续工艺之前仍然被介电材料覆盖。
参照图3D，在先前形成的介电层114及第二半导体管芯101b上形成附加介电层114’，其中附加介电层114’包括嵌于其中的互连配线321’。互连配线321’电性连接至第一互连配线122a。互连配线321’可藉由第一互连配线122a、第三互连配线124、导电穿孔123及/或导电穿孔221(若存在于第二半导体管芯101b中)的各种组合而电性连接至第二半导体管芯101b的第二互连配线122b。在一些实施例中，互连配线321’的最顶部导电层包括用于安装导电连接件102的金属接垫(例如，金属柱、微凸块、焊料凸块、受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、球格数组(ball-grid array，BGA)球或类似结构)。在进一步的工艺中可进行可能的单体化。作为此单体化工艺的结果，互连结构104a、106及半导体衬底103a按照设计沿着管芯区的边界(例如，切割道)被切割。因此，在图3D所示的封装结构300中，互连结构104a的侧壁、互连结构106的侧壁及半导体衬底103a的侧壁可实质上彼此对齐。
如图3D所示，在单体化工艺之后形成封装结构300。第一半导体管芯101a包括第一半导体衬底103a及第一互连结构104a。第一互连结构104a包括堆栈于第一半导体衬底103a上的第一介电层112a，其中第一互连配线122a嵌于第一介电层112a中，且第二介电层114及114’堆栈于第一介电层上，其中互连配线321及321’嵌于第二介电层114及114’中。在此封装结构300中，第二半导体管芯101b设置于第一介电层112a上并嵌于第二介电层114及114’中，其中互连结构104b电性连接至第一互连配线122a，且第三互连结构105藉由通孔123及/或藉由第二互连配线321而电性连接至互连配线122b。
藉由图4A至图4D描述了形成封装结构400的方法。在图4A中，以与图3A类似的方式形成包括第一半导体衬底103a以及具有第一导电接垫126a的第一互连结构104a的第一半导体晶片101a。在一些实施例中，举例而言，导电接垫126a可具有各种临界尺寸或者甚至可具有不同的形状，用于进一步电性连接至将在随后步骤中形成的结构，例如图4A所示的互连配线结构321。在第一互连结构104a上方，形成包括介电层114的第二互连结构106，其中互连配线321嵌于介电层114中。然后，进行图案化工艺以在介电层114中产生空腔，以便放置第二半导体管芯101b。图案化工艺可为光刻工艺、刻蚀工艺及/或其他合适工艺的组合。光刻图案化工艺可包括掩膜涂布(例如，旋涂)、软烘烤、罩幕对齐、曝光、曝光后烘烤、对掩膜进行显影、冲洗、干燥(例如，硬烘烤)、其他合适的工艺或其组合。在其他实施例中，光刻曝光工艺由例如无罩幕光刻、电子束写入或离子束写入等其他方法辅助、实施或替代。刻蚀工艺可包括干式刻蚀工艺、湿式刻蚀工艺、其他刻蚀工艺或其组合。作为示例性实施例，在图4A至图4B中示出了层PL，以辅助互连结构106的图案化工艺。举例而言，层PL可为硬罩幕、掩膜或类似结构。
参照图4B，在介电层114中形成空腔311，使得第二半导体管芯101b可放置于互连结构104a上方，如图4C所示。空腔311的开口尺寸应为第二半导体管芯101b的尺寸加上工艺变化，而不触碰相邻的互连配线321，使得在第二半导体管芯101b及介电层114之间仍然可存在有空隙，如图4C所示。如图4D所示，在放置第二半导体管芯101b之后，可在第二半导体管芯101b与介电层114之间的空隙中填充包封体411。包封体411可实体地接触第二半导体管芯101b的侧壁。包封体411可藉由化学气相沈积(CVD)工艺以及随后的化学机械研磨(CMP)工艺或其他合适的工艺来形成。在一些实施例中，包封体411可为单层结构，并且包封体411的材料可包括氧化硅、氮化硅、四乙氧基硅烷(tetraethoxysilane，TEOS)所形成的氧化物及/或一些其他合适的材料。
如图4D所示，在形成包封体411及平坦化之后，在先前形成的介电层114、包封体411的顶表面及第二半导体管芯101b的后表面上形成附加介电层114’，且附加介电层114’包括嵌于其中的互连配线321’。互连结构106可电性连接至第一互连配线122a，并且亦可藉由第一互连配线122a、互连结构124、导电穿孔123及/或导电穿孔221(若存在于第二半导体管芯101b中)的组合而电性连接至第二半导体管芯101b的第二互连配线122b。在一些实施例中，互连结构106的最顶部导电层包括用于安装导电连接件102的金属接垫(例如，金属柱、微凸块、焊料凸块、受控塌陷芯片连接(C4)凸块、球格数组(BGA)球或类似结构)。在进一步的工艺中可进行可能的单体化。作为此单体化工艺的结果，互连结构104a、106及半导体衬底103a按照设计沿着管芯区的边界(例如，切割道)被切割。因此，在图4D所示的封装结构400中，互连结构104a的侧壁、互连结构106的侧壁及半导体衬底103a的侧壁可实质上彼此对齐。
换言之，如图4D所示的封装结构400，第一半导体管芯101a包括第一半导体衬底103a及第一互连结构104a。第一互连结构104a包括堆栈于第一半导体衬底103a上的第一介电层112a(其中第一互连配线122a嵌于第一介电层112a中)以及堆栈于第一介电层112A上的第二介电层114及114’，且第二介电层114及114’中嵌置有第二互连配线321及321’。在此封装结构400中，第二半导体管芯101b设置于第一介电层112a上并嵌于第二介电层114及114’中，其中第二互连结构104b电性连接至第一互连配线122a，且第三互连结构105电性连接至第二互连配线122b。在介电层114内，介电材料411在侧向上包封第二半导体管芯101b。
参照图5，图5绘示了封装结构500。类似于图3D，第二半导体管芯101b包括第二半导体衬底103b、第二装置区121b、具有第二介电层112b的第二互连结构104b以及嵌于第二介电层112b中的第二互连配线122b。第二互连配线122b可包括第二导通孔125b及第二导电接垫126b。第二半导体管芯101b更包括具有第三介电层113的第三互连结构105以及嵌于第三介电层113中的第三互连配线124。此外，在一些实施例中，第二半导体管芯101b更包括导电穿孔123，第二互连配线122b及第三互连配线124可与导电穿孔123电性连接。第二半导体管芯101b可为应用专用集成电路(ASIC)芯片、模拟芯片、传感器芯片、无线射频芯片、电压调节器芯片或者可以类似于二级(L2)高速缓存或类似结构的方式工作的内存芯片。相较于封装结构300，应注意，第二半导体管芯101b部分地嵌于第一互连结构104a中，且部分地嵌于互连结构106中，而非设置在互连结构104a上方并且仅嵌于互连结构106中。
此外，互连配线321被形成为嵌于第二半导体管芯101b上方的介电层114中。互连配线321可与第一互连配线122a电性连接。互连配线321亦可藉由第一互连配线122a、第三互连结构124、导电穿孔123及/或导电穿孔221(若存在于第二半导体管芯101b中)的组合而电性连接至第二半导体管芯101b的第二互连配线122b。应注意，在第一互连配线122a中，可能存在一层导线或导通孔，或者在镶嵌工艺中形成的一组导线及导通孔与第二半导体管芯101b具有相同的厚度。在一些实施例中，互连配线321的最顶部导电层包括用于安装导电连接件102的金属接垫(例如，金属柱、微凸块、焊料凸块、受控塌陷芯片连接(C4)凸块、球格数组(BGA)球或类似结构)，金属接垫可包含金属材料，例如铝、铜、镍、金、银、焊料、锡、铅或其组合。在图5中示出了具有上述堆栈结构的封装结构500。
如图6所示，图6绘示了另一封装结构600，封装结构600具有第一半导体管芯101a、第二半导体管芯101b、互连结构106及导电连接件102的类似组合。相较于封装结构500，其不同之处在于包封体611被形成为在侧向上包封第二半导体管芯101b。包封体611可实体地接触第二半导体管芯101b的侧壁，并且可以与图4D的封装结构400中所示的包封体411类似的方式及/或类似的材料形成。
参照图7，除了由导电穿孔721代替导电穿孔123之外，封装结构700类似于封装结构300。如图所示，导电穿孔721可穿过第二半导体衬底103b并可电性连接至在第二半导体管芯101b背面处的第三互连配线124，但嵌于互连结构104b中而非由在第二半导体管芯101b正面处的互连结构104b暴露出。互连配线321可电性连接至第一互连配线122a、互连配线122b、第三互连配线124及/或导电穿孔721。
在图8中，图8绘示了封装结构800。封装结构800类似于封装结构700，但不具有第三互连结构105及位于第二半导体管芯101b的背面上的嵌置式互连配线124。在此封装结构800中，互连配线321可直接与导电穿孔721接触，以与第二互连配线122b电性连接。应注意，可能存在覆盖半导体结构103b的背面并在侧向上对互连配线321之下的导电穿孔721的端部进行包封的介电材料(图中未示出)以作为绝缘结构。
参照图9，图9所绘示的封装结构900具有第一半导体管芯101a、第二半导体管芯101b、互连结构106及导电连接件102的组合。相较于封装结构800，其不同之处在于在第二半导体管芯101b中不存在导电穿孔。互连配线321可藉由首先连接至第一半导体管芯101a中的第一互连配线122a而电性连接至第二半导体管芯101b。
在图10中，绘示出了封装结构1000。类似于图3D中的封装结构300，第二半导体管芯101b配置在第一半导体管芯101a上，且第二半导体管芯101b位在互连结构104a上方以嵌于互连结构106中。第一半导体管芯101a更包括导电穿孔1021、具有介电层1011的互连结构1001以及嵌于在半导体衬底103a背面处的介电层1011中的互连配线1022。在一些实施例中，在第一半导体管芯101a的背面上的导电穿孔1021以及互连配线1022可被设计成具有电力分配网络电路系统功能，以便于自外部系统进行电力输送。此外，载体结构1002贴合至互连结构1001，且因此互连结构1001位于半导体衬底103a与载体结构1002之间。形成互连结构1001的材料及方法可类似于形成互连结构104a、104b、105及106的材料及方法。此外，形成导电穿孔1021的材料及方法可类似于形成导电穿孔123的材料及方法。若可行，则亦可利用其他合适的材料或工艺。至于载体1002结构，材料可为玻璃载体、硅衬底或用于承载半导体晶片或用于半导体封装的制造方法的重组晶片的任何合适的载体。互连结构1001与载体1002之间的贴合可藉由熔融接合、胶黏层、贴合膜(在1002上未示出贴合层)或任何其他合适的方法来形成。
参照图11，绘示出了封装结构1100。类似于封装结构1000，第一半导体管芯101a包括位于第一半导体衬底103a正面处的第一互连结构104a及位于第一半导体衬底103a背面处的另一互连结构1001。封装结构1100与结构1000的不同之处在于，形成了与互连配线1022的最外层电性接触的一组连接端子1101。连接端子1101可为金属柱、微凸块、焊料凸块、受控塌陷芯片连接(C4)凸块、球格数组(BGA)球或类似结构，其可包含金属材料，例如铝、铜、镍、金、银、焊料、锡、铅或其组合。在一些实施例中，互连结构1001连同导电穿孔1021一起可被设计为具有电源轨的电力分配网络(PDN)电路系统，所述PDN电路系统可被配置为向第一半导体管芯101a及/或第二半导体管芯101b中的装置传输电源及接地讯号。在一些实施例中，馈送至第一装置区121a及/或第二装置区121b的电源及接地讯号自第一半导体衬底103a的背面提供。相较于自第一互连配线122a的堆栈上方向第一装置区121a提供电源及接地讯号，根据本揭露的实施例，电源及接地讯号可自第一半导体衬底103a的背面沿较短的路径被提供至第一装置区121a。此外，由于电力分配网络设置于第一半导体衬底103a的背面及第一装置区121a处，因此可显著地释放第一装置区121a上方的布线区域。
根据一些实施例，一种半导体封装包括：第一半导体管芯，包括第一半导体衬底及设置于第一半导体衬底上的第一互连结构；第二半导体管芯，设置于第一半导体管芯上并电性连接至第一半导体管芯，所述第二半导体管芯包括：第二半导体衬底及第二互连结构；以及第三互连结构，其中第二互连结构与第三互连结构设置于第二半导体衬底的相对侧上，并且其中第二互连结构位于第一互连结构与第三互连结构之间。在一些实施例中，所述第二半导体管芯包括电力分配网络电路系统。在一些实施例中，所述第二互连结构的厚度大于所述第二半导体衬底的厚度。在一些实施例中，所述第二半导体管芯更包括穿透所述第二半导体衬底的第一导电穿孔，所述第一导电穿孔包括第一端及与所述第一端相对的第二端，所述第一端与所述第二互连结构接触，所述第二端与所述第三互连结构接触，并且所述第二端较所述第一端宽。在一些实施例中，所述第二半导体管芯更包括穿透所述第二半导体衬底及所述第二互连结构的第二导电穿孔，并且所述第二导电穿孔电性连接至所述第一互连结构。
根据一些实施例，一种半导体封装包括：第一半导体管芯，包括半导体衬底及设置于半导体衬底上的第一互连结构；第二半导体管芯，嵌于第一互连结构中并电性连接至第一互连结构。在一些实施例中，所述第二半导体管芯包括第二半导体衬底、第二互连结构及第三互连结构，所述第二互连结构与所述第三互连结构设置于所述第二半导体衬底的相对侧上，所述第二互连结构位于所述第一互连结构与所述第三互连结构之间，所述第一互连结构包括堆栈于所述第一半导体衬底上的第一介电层、嵌于所述第一介电层中的第一互连配线、堆栈于所述第一介电层上的第二介电层以及嵌于所述第二介电层中的第二互连配线，所述第二半导体管芯设置于所述第一介电层上并嵌于所述第二介电层中，所述第二互连结构电性连接至所述第一互连配线，且所述第三互连结构电性连接至所述第二互连配线。在一些实施例中，所述第二半导体管芯更包括穿透所述半导体衬底及所述第二互连结构的导电穿孔，且前述之半导体封装可更包括介电材料，且所述介电材料在侧向上包封所述第二半导体管芯。在一些实施例中，所述第二半导体管芯包括第二半导体衬底、第二互连结构及第三互连结构，所述第二互连结构与所述第三互连结构设置于所述第二半导体衬底的相对侧上，所述第二互连结构位于所述第一互连结构与所述第三互连结构之间，所述第一互连结构包括堆栈于所述第一半导体衬底上的第一介电层、嵌于所述第一介电层中的第一互连配线、堆栈于所述第一介电层上的第二介电层以及嵌于所述第二介电层中的第二互连配线，所述第二半导体管芯嵌于所述第一介电层及所述第二介电层中，所述第二互连结构电性连接至所述第一互连配线，并且所述第三互连结构电性连接至所述第二互连配线。在一些实施例中，所述第二半导体管芯更包括穿透所述半导体衬底及所述第二互连结构的导电穿孔，且前述之半导体封装可更包括介电材料，且所述介电材料在侧向上包封所述第二半导体管芯。在一些实施例中，所述第二半导体管芯包括第二半导体衬底、第二互连结构及第三互连结构，所述第二互连结构与所述第三互连结构设置于所述第二半导体衬底的相对侧上，所述第二互连结构位于所述第一互连结构与所述第三互连结构之间，所述第一互连结构包括堆栈于所述第一半导体衬底上的第一介电层、嵌于所述第一介电层中的第一互连配线、堆栈于所述第一介电层上的第二介电层以及嵌于所述第二介电层中的第二互连配线，所述第二半导体管芯嵌于所述第一介电层及所述第二介电层中，所述第二互连结构电性连接至所述第一互连配线，并且所述第三互连结构电性连接至所述第二互连配线，且前述之半导体封装可更包括介电材料，且所述介电材料在侧向上包封所述第二半导体管芯。在一些实施例中，所述第二半导体管芯包括第二半导体衬底及设置于所述第二半导体衬底上的第二互连结构，所述第二互连结构位于所述第一互连结构与所述第二半导体衬底之间，所述第一互连结构包括堆栈于所述第一半导体衬底上的第一介电层、嵌于所述第一介电层中的第一互连配线、堆栈于所述第一介电层上的第二介电层以及嵌于所述第二介电层中的第二互连配线，所述第二半导体管芯设置于所述第一介电层上并嵌于所述第二介电层中，所述第二互连结构电性连接至所述第一互连配线及所述第二互连配线。在一些实施例中，所述第二半导体管芯更包括穿透所述半导体衬底及所述第二互连结构的导电穿孔。在一些实施例中，所述第一半导体管芯更包括贯穿衬底导电结构及背面配线，并且所述背面配线藉由所述贯穿衬底导电结构电性连接至所述第一互连结构。在一些实施例中，所述半导体封装更包括贴合至所述第一半导体管芯的载体。在一些实施例中，所述半导体封装更包括电性连接至所述背面配线的导电端子。
前文概述若干实施例的特征使得本领域的技术人员可更好地理解本公开的各方面。本领域的技术人员应了解，其可以易于使用本公开作为设计或修改用于进行本文中所介绍的实施例的相同目的和/或获得相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围，且其可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (10)

1.一种半导体封装，其特征在于，包括：
第一半导体管芯，包括第一半导体衬底及设置于所述第一半导体衬底上的第一互连结构；
第二半导体管芯，设置于所述第一半导体管芯上并电性连接至所述第一半导体管芯，所述第二半导体管芯包括：
第二半导体衬底；
第二互连结构；以及
第三互连结构，其中所述第二互连结构与所述第三互连结构设置于所述第二半导体衬底的相对侧上，并且其中所述第二互连结构位于所述第一互连结构与所述第三互连结构之间。
2.根据权利要求1所述的半导体封装，其特征在于，其中所述第二半导体管芯包括电力分配网络电路系统。
3.根据权利要求1所述的半导体封装，其特征在于，其中所述第二互连结构的厚度大于所述第二半导体衬底的厚度。
4.一种半导体封装，其特征在于，包括：
第一半导体管芯，包括第一半导体衬底及设置于所述第一半导体衬底上的第一互连结构；
第二半导体管芯，嵌于所述第一互连结构中并电性连接至所述第一互连结构。
5.根据权利要求4所述的半导体封装，其特征在于，其中
所述第二半导体管芯包括第二半导体衬底、第二互连结构及第三互连结构，所述第二互连结构与所述第三互连结构设置于所述第二半导体衬底的相对侧上，所述第二互连结构位于所述第一互连结构与所述第三互连结构之间，
所述第一互连结构包括堆栈于所述第一半导体衬底上的第一介电层、嵌于所述第一介电层中的第一互连配线、堆栈于所述第一介电层上的第二介电层以及嵌于所述第二介电层中的第二互连配线，
所述第二半导体管芯设置于所述第一介电层上并嵌于所述第二介电层中，
所述第二互连结构电性连接至所述第一互连配线，且所述第三互连结构电性连接至所述第二互连配线。
6.根据权利要求4所述的半导体封装，其特征在于，其中
所述第二半导体管芯包括第二半导体衬底、第二互连结构及第三互连结构，所述第二互连结构与所述第三互连结构设置于所述第二半导体衬底的相对侧上，所述第二互连结构位于所述第一互连结构与所述第三互连结构之间，
所述第一互连结构包括堆栈于所述第一半导体衬底上的第一介电层、嵌于所述第一介电层中的第一互连配线、堆栈于所述第一介电层上的第二介电层以及嵌于所述第二介电层中的第二互连配线，
所述第二半导体管芯嵌于所述第一介电层及所述第二介电层中，
所述第二互连结构电性连接至所述第一互连配线，并且所述第三互连结构电性连接至所述第二互连配线。
7.根据权利要求4所述的半导体封装，其特征在于，其中
所述第二半导体管芯包括第二半导体衬底及设置于所述第二半导体衬底上的第二互连结构，所述第二互连结构位于所述第一互连结构与所述第二半导体衬底之间，
所述第一互连结构包括堆栈于所述第一半导体衬底上的第一介电层、嵌于所述第一介电层中的第一互连配线、堆栈于所述第一介电层上的第二介电层以及嵌于所述第二介电层中的第二互连配线，
所述第二半导体管芯设置于所述第一介电层上并嵌于所述第二介电层中，
所述第二互连结构电性连接至所述第一互连配线及所述第二互连配线。
8.根据权利要求4所述的半导体封装，其特征在于，其中所述第一半导体管芯更包括贯穿衬底导电结构及背面配线，并且所述背面配线藉由所述贯穿衬底导电结构电性连接至所述第一互连结构。
9.根据权利要求8所述的半导体封装，其特征在于，更包括贴合至所述第一半导体管芯的载体。
10.根据权利要求8所述的半导体封装，其特征在于，更包括电性连接至所述背面配线的导电端子。
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