CN111883507B - 半导体元件及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体元件及其制备方法。该半导体元件具有一第一晶粒、一第二晶粒、一第一重新分布层、一第二重新分布层、一第一互连结构以及一第二互连结构。该第二晶粒叠置在该第一晶粒上，该第一重新分布层配置在该第一晶粒的一第一基底与该第二晶粒的一第二层间介电层之间，且该第二重新分布层配置在该第二晶粒的一第二基底上。该第一互连结构将该第一重新分布层连接到该第一晶粒的多个第一金属线的其中一个，且该第二互连结构将该第二重新分布层连接到在该第二层间介电层中的多个第二金属线的其中一个。

Description

半导体元件及其制备方法
技术领域
本申请案主张2019/05/02申请的美国正式申请案第16/401,587号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体元件及其制备方法。特别是涉及一种叠置晶粒装置及其制备方法。
背景技术
当集成电路技术持续进步，不间断的努力寻找提升效能与密度、改善形状因数(form factor)，并降低成本。由许多设计者所探索出来的实现如此优势的一方法是由层叠式三维(3D)集成电路所实现。三维集成电路的一些区域是为一适合考虑的事，其是具有二或多个晶片的叠置，所述的叠置是使用不同制造流程(fabrication process)所制造，或者是经电的叠置是使用相同的制造流程所制造，以减少集成电路设备的占用面积(footprint)。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明公开本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体元件。该半导体元件包括一第一晶粒 (firstdie)、一第二晶粒、一第一重分布层(first redistribution layer)、一第二重分布层、一第一互连结构(first interconnect structure)以及一第二互连结构。该第一晶粒包括一第一基底、一第一层间介电层(first inter-layer dielectric(ILD)layer)以及多个第一金属线(first metal lines)，该第一层间介电层配置在该第一基底的一前表面，所述第一金属线配置在该第一层间介电层中。该第二晶粒叠置在该第一晶粒上，并包括一第二基底、一第二层间介电层以及多个第二金属线，该第二层间介电层配置在该第二基底的一第二前表面上，所述第二金属线配置在该第二层间介电层中。该第一重新分布层位在该第一基底与该第二层间介电层之间。该第二重新分布层配置在该第二基底上。该第一互连结构穿经该第一基底，并穿入该第一层间介电层，以将该第一重新分布层连接到所述第一金属线的其中一个。该第二互连结构穿经该第二基底，并穿入该第二层间介电层，以将该第二重新分布层连接到所述第二金属线的其中一个。
依据本公开的一些实施例，以剖视图来看，该第一重新分布层对准该第一互结构，并偏离该第二金属线。
依据本公开的一些实施例，完全地连接到该第一重新分布层的该第二金属线，暴露该第二层间介电层。
依据本公开的一些实施例，该半导体元件还包括至少一锡料凸块(solder bump)，电性连接该第二重新分布层。
依据本公开的一些实施例，该半导体元件还包括至少一凸块下金属化层 (underbump metallization，UBM)，夹置在该锡料凸块与该第二重新分布层之间。
依据本公开的一些实施例，该半导体元件还包括一载体(carrier)，通过一接合层(bonding layer)接合到该第一晶粒。
依据本公开的一些实施例，该接合层包括一原生介电膜(native dielectricfilm)以及一沉积介电层，该原生介电膜生长在该载体上，该沉积介电层 (depositeddielectric layer)位在该第一层间介电层上。
依据本公开的一些实施例，该第一重新分布层具有一第一厚度，该第二重新分布层具有一第二厚度，该第二厚度小于该第一厚度。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括下列步骤：提供一第一晶粒，该第一晶粒包括一第一基底、一第一层间介电层以及多个第一金属线，该第一层间介电层配置在该第一基底的一第一前表面上，所述第一金属线配置在该层间介电层中；形成一第一互连结构，以穿经该第一基底，并穿入该第一层间介电层，且接触所述第一金属线的其中一个；形成一第一重布线层(re-routing layer)，完全地连接该第一互连结构；提供一第二晶粒，该第二晶粒包括一第二基底、一第二层间介电层以及多个第二金属线，该第二层间介电层配置在该第二基底的一第二前表面上，所述第二金属线位在该第二层间介电层中；形成一第二重布线层，以完全地连接所述第二金属线的其中一个；将该第二晶粒叠置在该第一晶粒上，并完全地将该第一重布线层连接到该第二重布线层；形成一第二互连结构，以穿经该第二基底，并穿入该第二层间介电层，且接触所述第二导线的其中一个；以及在该第二基底上形成一第二重分布层(second redistribution layer)，并完全地连接该第二互连结构。
依据本公开的一些实施例，该第一重布线层。与该第二层重布线层具有一完全相同的图案。
依据本公开的一些实施例，该制备方法，还包括形成一介电层，围绕该第一重分布层(the first redistribution layer)以及该第二重分布层。
依据本公开的一些实施例，该制备方法还包括：提供一载体(carrier)；在该第一层间介电层上形成一介电膜(dielectric film)；以及通过该介电膜接合该第一晶粒与该载体。
依据本公开的一些实施例，该制备方法还包括在该第二重分布层形成之后，执行一磨削制程(grinding process)，以使该载体变薄。
依据本公开的一些实施例，该第一互连结构的形成，包括：形成至少一第一开口，以暴露所述第一金属线；以及在所述第一开口中沉积一第一导电材料；其中该第二互连结构的形成，包括：形成至少一第二开口，以暴露所述第二金属线；以及在所述第二开口中沉积一第二导电材料。
依据本公开的一些实施例，该制备方法还包括：在该第一导电材料沉积之前，在该第一基底上以及在该第一开孔中沉积一第一阻障层(first barrier layer)；在该第一导电材料沉积之后，执行一第一平坦化制程，以移除该第一阻障层以及该第一导电材料的一些部分，因此暴露该第一基底；在该第二导电材料沉积之前，在该第二基底上以及在该第二开口中沉积一第二阻障层；以及在该第二导电材料沉积之后，执行一第二平坦化制程，以移除该第二阻障层与该第二导电材料的一些部分，因此暴露该第二基底。
依据本公开的一些实施例，该制备方法还包括：在该第一互连结构形成之前，执行一第一薄化制程(first thinning process)，以使该第一基底变薄；以及在该第二互连结构形成之前，执行一第二薄化制程，以使该第二基底变薄。
上文已相当广泛地概述本公开的技术特征及优点，以使下文的本公开详细描述得以获得较佳了解。构成本公开的申请专利范围标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的申请专利范围所界定的本公开的精神和范围。
附图说明
参阅实施方式与申请专利范围合并考量附图时，可得以更全面了解本申请案的揭示内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例的一种半导体系统的剖视示意图。
图2为依据本公开一些实施例的一种半导体系统的剖视示意图。
图3为依据本公开一些实施例的一种半导体元件的制备方法的流程示意图。
图4至图25为依据本公开一些实施例的一半导体元件的制备方法的各中间阶段的剖视示意图。
其中，附图标记说明如下：
10 半导体系统
10A 半导体系统
12 主板
14 半导体元件
14A 半导体元件
20a 第一晶粒
20b 第二晶粒
20c 第三晶粒
20d 第四晶粒
30 载体
32 接合层
34 第一重分布层
36 第二重分布层
38 介电材料
40 锡料凸块
42 凸块下金属化层
50 制备方法
122 支撑组件
124 配线垫
142 沉积介电膜
210a 第一基底
210b 第二基底
210c 第三基底
210d 第四基底
212a 前表面
212b 第二前表面
214a 第一后表面
214b 第二后表面
220a 第一层间介电层
220b 第二层间介电层
220c 第三层间介电层
220d 第四层间介电层
222b 顶表面
230a 第一金属线
230b 第二金属线
230c 第三金属线
230d 第四金属线
232b 顶表面
240a 第一互连结构
240b 第二互连结构
240c 第三互连结构
250a 第一阻障层
250b 第二阻障层
260a 第一开口
270a 第一导电材料
270b 第二导电材料
280a 第一前驱物层
280b 第二前驱物层
282a 第一重布线层
282b 第二重布线层
284a 第一介电层
284b 第二介电层
290b 第二开口
300 第三前驱物层
301 表面
302 原生介电膜
362 顶表面
382 顶表面
502 步骤
504 步骤
506 步骤
508 步骤
510 步骤
512 步骤
514 步骤
516 步骤
518 步骤
520 步骤
522 步骤
524 步骤
526 步骤
528 步骤
530 步骤
532 步骤
534 步骤
536 步骤
538 步骤
540 步骤
542 步骤
544 步骤
546 步骤
548 步骤
610 第一光阻图案
620 第一遮罩
630 第二光阻图案
640 第二遮罩
1222 表面
2822a 顶表面
2822b 顶表面
2842a 顶表面
2842b 顶表面
C 中心轴
T1 第一厚度
T2 第二厚度
T3 厚度
T4 厚度
T5 厚度
T6 厚度
T7 厚度
T8 厚度
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，所述术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
本公开是针对一半导体元件以及其制备方法。为了使本公开完全地可理解，接下来的叙述是提供详细的步骤与结构。明显地，本公开的实施并不会限制所属领域中具有通常知识者所已知的特殊细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由申请专利范围定义。
图1为依据本公开一些实施例的一种半导体系统10的剖视示意图。请参考图1，半导体系统10具有一主板(main board)12以及一半导体元件14，半导体元件14安装并电性连接在主板12，其中半导体元件14具有一第一晶粒20a以及一第二晶粒20b，第一晶粒20a与第二晶粒20b垂直地叠置成正面对背面架构(front-to-back configuration)。
在一些实施例中，主板12可为一电路板(circuit board)或一电子系统(electronic system)的主机板(motherboard)，所述电子系统是如一电脑系统(computersystem)。在一些实施例中，主板12具有一支撑组件(supporting member)122以及多个配线垫(wiring pads)124，所述配线垫124配置在支撑组件122的一表面1222上。在一些实施例中，支撑组件122可由介电材料所制，例如双马来酰亚胺-三氮杂苯树脂(bismaleimidetriazine(BT)resin) 或FR4(由编结的玻璃纤维布和防火的环氧树脂粘合剂所组成)/玻璃；所述配线垫123可为镀金导体(gold-plated conductor)、镀铜导体(copper-platedconductors)或是镀铝导体(aluminum-plated conductors)。
在一些实施例中，半导体元件14还包括一载体(carrier)30，其中第一晶粒20a以介电质与介电质接合(dielectric-to-dielectric bonding)制程叠置并接合到载体30，其中一接合层(bonding layer)32可夹置在第一晶粒20a 与载体30之间。在一些实施例中，载体30可为其上没有配置任何电子电路 (electrical circuitry)的一裸硅晶圆(baresilicon wafer)。在一些实施例中，接合层32具有一沉积介电膜(deposited dielectricfilm)142以及一原生介电膜(native dielectric film)302，沉积介电膜142是如二氧化硅(silicon dioxide， SiO2)并位在第一晶粒20a上，而当载体30暴露在空气中的氧与水时，是形成原生介电膜302。在一些实施例中，沉积介电膜142提供一高品质接合界面，以促进与载体30的接合。
在一些实施例中，第一晶粒20a与第二晶粒20b可使用相同的制造流程(fabrication process)进行制造。举例来说，第一晶粒20a与第二晶粒20b 可形成一存储器堆叠(memory stack)。然而，在一些实施例中，第一晶粒 20a与第二晶粒20b可使用不同制造流程进行制造。举例来说，第一晶粒20a 与第二晶粒20b其中一个可为一存储器装置(memory device)，而第一晶粒 20a与第二晶粒20b的其中另一个可为一处理器(processor)、一影像感测器(image sensor)或是一应用专用集成电路(applicationspecific integrated circuit，ASIC)装置。
第一晶粒20a具有一第一基底210a以及一第一层间介电层(first inter-layerdielectric(ILD)layer)220a，第一层间介电层220a配置在第一基底210a的一前表面212a上。在一些实施例中，第一基底210a还可包括许多不同层，其并未分开绘制，且其组合起来以形成不同微电子元件 (microelectronic elements)，微电子元件可包括电晶体、电阻器、二极体、电容器、电感器、熔丝(fuses)，或其他适合的元件，或是其组合。所述不同层可包括介电层(dielectric layers)、栅极层(gate layers)、界面层(interfacial layers)、扩散/阻障层(diffusion/barrier layers)、导电层(conductive layers)、其他适合的层，或是其组合。第一基底210a的所述不同层亦可包括不同掺杂区(doped regions)、隔离特征(isolation features)、其他特征，或是其组合。再者，如此的微电子元件可相互互连，以形成第一基底210的一部分，例如一逻辑装置、一存储器装置、一射频装置(radio frequencydevice)、一输入/输出装置(input/output device)、一系统整合晶片(system-on-chip)装置、其他适合的型态装置，或其组合。
在一些实施例中，第一层间介电层220a覆盖所述微电子元件、所述掺杂区以及所述隔离特征。在一些实施例中，沉积介电膜142沉积在第一层间界电层220a上。在一些实施例中，第一层间介电层220a为一介电质 (dielectric)，并可包含氧化物(oxide)、氮化物(nitride)或是氮氧化物 (oxynitride)。
在一些实施例中，第一晶粒20a还包括多个第一金属线(first metal lines)230a，所述第一金属线230a配置在第一层间介电层220a中。在一些实施例中，所述第一金属线230a可电性连接所述微电子元件，并可包含铝、铜、钨、钛或是其类似物。
在一些实施例中，半导体元件14还包括至少一第一互连结构(firstinterconnect structure)240a，第一互连结构240a完全地连接所述第一金属线 230a的至少其中一个。在一些实施例中，第一互连结构240a穿经第一基底 210a，并穿入第一层间介电层220a，且接触最接近第一基底210a的第一金属线230a。在一些实施例中，第一互连结构240a可包含铝、铜、钨、钴(cobalt， Co)、多晶硅(polysilicon)或其他适合的导电材料。
在一些实施例中，半导体元件14还可包括一第一阻障层250a，第一阻障层250a夹置在第一基底210a与第一互连结构240a之间、第一层间介电层 220a与第一互连结构240a之间，以及第一金属线230a与第一互连结构240a 之间。在一些实施例中，第一阻障层250a当成一粘胶层(glue layer)的作用。在一些实施例中，耐火金属(refractory metals)、耐火金属氮化物(refractory metal nitrides)、耐火金属氮化硅(refractory metalsilicon nitrides)以及其组合，典型地使用在第一阻障层250a。在一些实施例中，第一阻障层250a可包含钛、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钛硅氮化物(titanium siliconnitride；TiSiN)、钽硅氮化物(tantalum silicon nitride；TaSiN)，或是其类似物。在一些实施例中，一晶种层(seed layer)(图未示)可夹置在第一互连结构240a与第一阻障层250a之间，以促进第一互连结构240a的形成。
第二晶粒20b具有一第二基底210b、一第二层间介电层220b以及多个第二金属线230b，第二层间介电层220b配置在第二基底210b的一第二前表面212b上，所述第二金属线230b配置在第二层间介电层220b中。在一些实施例中，第二基底210b还可包括许多不同层，其并未分开绘制，且其组合起来以形成被第二层间介电层220b覆盖的不同微电子元件、掺杂区以及隔离特征。在一些实施例中，所述第二金属线230b的其中一些通过第二层间介电层220b暴露，以提供一第一重分布层(first redistribution layer)34 的一着陆区(landing area)，将于后详述。
在一些实施例中，半导体元件14还包括至少一第二互连结构240b，第二互连结构240b从一第二后表面214b延伸到所述第二金属线230b的其中一个，所述第二后表面214b相对第二前表面212b设置。在一些实施例中，半导体元件14还可包括一第二阻障层250b，第二阻障层250b围绕第二互连结构240b设置，并夹置在第二互连结构240b与相对应的第二金属线230b 之间。
在第一晶粒20a与第二晶粒20b之间的第一重分布层34，将第一互连结构240a连接到第二金属线230b。换言之，第一互连结构240a将第一金属线230a连接到第一重分布层34。在一些实施例中，从剖视图来看，第一重分布层34对准第一互连结构240a，且偏离相对应的第二金属线230b。在一些实施例中，第一重分布层34可包含铝、钨、钛、金、铂(Pt)或是其组合。
在一些实施例中，半导体元件14还可包括一第二重分布层36，第二重分布层36连接到第二互连结构240b。换言之，第二互连结构240b将第二金属线230b连接到第二重分布层36。在一些实施例中，第一重分布层34具有一第一厚度T1，且第二重分布层36具有一第二厚度T2，第二厚度T2小于第一厚度T1。
在一些实施例中，半导体元件14还可包括一介电材料38，介电材料38 围绕第一重分布层34与第二重分布层36设置。介电材料38可提升第一晶粒20a与第二晶粒20b之间的连接(attachment)的机械强度(mechanical strength)，并降低第一重分布层34与第二重分布层26的腐蚀(corrosion)。在一些实施例中，介电材料38可包含氧化物，例如二氧化硅。
半导体元件14还可包括至少一锡料凸块(solder bump)40，锡料凸块 40电性连接第二重分布层36。在一些实施例中，完全地连接所述配线垫124 的锡料凸块40当成输入/输出(I/O)连接使用，以将半导体元件14电性连接到主板12。在一些实施例中，锡料凸块40位在相对应配线垫124的一位置，以使其完全地且电性连接。在一些实施例中，半导体元件14还可包括至少一凸块下金属化层(under bump metallization，UBM)42，凸块下金属化层42夹置在第二重新分布层36与锡料凸块40之间。在一些实施例中，凸块下金属化层42包含铝。
图2为依据本公开一些实施例的一种半导体系统10A的剖视示意图。请参考图2，半导体系统10A具有一主板12以及一半导体元件14A，半导体元件14A安装在主板12上并具有垂直叠置成正面对背面架构的第一到第四晶粒20a～20d。特别的是，第三晶粒20c叠置在第四晶粒20d上，第二晶粒20b叠置在第三晶粒20c上，且第一晶粒20a叠置在第二晶粒20b上。在一些实施例中，第一晶粒20a通过一接合层32接合一载体30，其中接合层 32配置在第一晶粒20a的一第一层间介电层220a上，以提供高品质接合界面。在一些实施例中，接合层32接触所述第一金属线230a通过第一层间介电层220a暴露的其中一些。
在一些实施例中，半导体元件14A还包括多个第一重分布层34，所述第一重分布层34配置在二相邻的晶圆20a与20b、20b与20c，以及20c与 20d之间。特别的是，所述第一重分布层34的其中一个，如位在第一晶粒 20a与第二晶粒20b之间，将第二晶粒20b的所述第二金属线230b的其中至少一个连接到至少一第一互连结构240a；另一个第一重分布层34，例如位在第二晶粒20b与第三晶粒20c之间，将第三晶粒20c的所述第三金属线230c 的其中至少一个连接到至少一第二互连结构；以及再另一第一重分布层34，例如位在第三晶粒20c与第四晶粒20d之间，将第四晶粒20d的所述第四金属线230d的其中至少一个连接到至少一第三互连结构240c。
在一些实施例中，半导体元件14A还包括一第二重分布层36，第二重分布层36将第四晶粒240d的至少一第四金属线230d完全地连接到一或多个凸块下金属化层(UBM)42。在一些实施例中，半导体元件14A还包括一或多个锡料凸块40，锡料凸块40配置在连接在第二重分布层36的凸块下金属化层(UBM)42上。在一些实施例中，一介电材料38涂敷在第一晶粒20a的一第一基底210a与第二晶粒20b的一第二层间介电层220b之间、在第二晶粒20b的一第二基底210b与第三晶粒20c的一第三层间介电层220c 之间，以及在第三晶粒20c的一第三基底210c与第四晶粒20d的一第四层间介电层220d之间；且介电材料38围绕第一重分布层34。在一些实施例中，介电材料38还涂敷在第四晶粒20d的一第四基底210d上，并围绕第二重分布层36。
图3为依据本公开一些实施例的一种半导体元件14的制备方法的流程示意图。图4至图25为依据本公开一些实施例的一半导体元件14的制备方法50的各中间阶段的剖视示意图。如图4至图25所示的各阶段亦纲要性地绘制在图3中的流程图中。在接下来的讨论中，在图4至图25所示的各制造阶段是参考如图3所示的各制程步骤进行讨论。
请参考图4，依据图3中的一步骤502，提供一第一晶粒20a以及一载体30。在一些实施例中，第一晶粒20a具有一第一基底210a、一第一层间介电层220a以及复数各第一金属线230a，第一层间介电层220a配置在第一基底210a的一前表面212a上，所述第一金属线230a配置在第一层间介电层 220a中。在图4中，第一晶粒20a是上下颠倒设置，以使第一层间介电层220a 面对载体30。第一基底210a可为一掺杂块状硅(doped bulk silicon)、一未掺杂块状硅(undoped bulk silicon)，或是绝缘体上半导体(semiconductor on insulator；SOI)的一主动层，并可具有许多不同层，其并未分开绘制，且其组合起来以形成不同微电子元件、掺杂区以及隔离特征。在一些实施例中，第一基底210a具有一初始厚度T3，举例来说，其是可为775μm。
在一些实施例中，使用一气相沉积制程将含有氧化物的一介电膜142 沉积在第一层间介电层220a上。在一些实施例中，一原生介电膜302生长在载体30的一表面301上。在一些实施例中，载体30具有一厚度T4，举例来说，其大于750μm，例如其为775μm。
请参考图5，在一些实施例中，依据图3中一步骤504，第一晶粒20a 接合载体30。在一些实施例中，第一晶粒20a以介电质与介电质接合制程接合到载体30，所述介电质与介电质接合制程是如一氧化物融熔接合(oxide fusion bonding)制程。
请参考图6，在一些实施例中，依据图3中的一步骤506，执行一第一薄化制程，以使第一基底210a变薄。在一些实施例中，移除第一基底210a 的一部分，以使第一晶粒20a变薄。在图6中，第一基底210a具有一厚度 T5，举例来说，厚度T5可为50μm。在一些实施例中，可使用适合的技术实现第一薄化制程，例如一磨削制程(grinding process)、一研磨制程(polishing process)及/或一化学蚀刻制程(chemical etching process)。
请参考图7及图8，在一些实施例中，依据图3中的一步骤508，形成一或多个第一开口260a，以暴露所述第一金属线230a的至少其中一个。在一些实施例中，将一第一光阻图案610涂布在第一基底210a的一第一后表面214a上，并执行一第一蚀刻制程以移除第一基底210a与第一层间介电层 220a的所述部分以形成所述第一开口260a。在一些实施例中，在完全覆盖第一后表面214a上的一第一光阻材料执行一曝光制程(exposure process)以及一显影制程(develop process)，是可形成所述第一光阻图案。
在一些实施例中，通过第一光阻图案610暴露第一后表面214a被蚀刻的一些部分。在一些实施例中，所述第一开口260a停止在所述第一金属线 230a处。在一些实施例中，第一蚀刻制程可利用多个蚀刻剂(etchants)以蚀刻第一基底210a与第一层间介电层220a，其中所述蚀刻剂是依据被蚀刻的材料进行选择。在一些实施例中，可使用一干蚀刻制程、一湿蚀刻制程、其组合的制程，或是任何其他适合的非等向性蚀刻制程，对第一基底210a 与第一层间介电层220a进行蚀刻。在执行第一蚀刻制程之后，举例来说，以一灰化制程(ashingprocess)或一湿式剥除制程(wet strip process)移除第一光阻图案610，其中所述湿式剥除制程可在化学上改变第一光阻图案 610，以使其不再粘贴到第一基底210a。
请参考图9，在一些实施例中，依据图3中的一步骤510，一第一阻障层(firstbarrier layer)250a可选择地沉积在第一后表面214a上以及沉积在所述第一开口260a中。在一些实施例中，第一阻障层250a为一大致保形层 (conformal layer)。在一些实施例中，举例来说，使用一物理气相沉积 (physical vapor deposition，PVD)制程形成第一阻障层250a。
请参考图10，在一些实施例中，依据图3中的一步骤512，一第一导电材料270a沉积在第一阻障层250a上。在一些实施例中，第一导电材料270a 具有一厚度，所述厚度足以填满所述第一开口260a。在一些实施例中，以一电镀制程(electroplating process)或一化学气相沉积(CVD)制程形成第一导电材料270a。
请参考图11，在一些实施例中，依据图3中的一步骤514，执行一第一平坦化制程，以暴露第一基底210a。据此，形成一或多个互连结构240a。在一些实施例中，平坦化第一阻障层250a与第一导电材料270a，以暴露第一后表面214a。在一些实施例中，第一平坦化制程包括一化学机械研磨 (chemical mechanical polishing，CMP)制程及/或湿蚀刻制程。
请参考图12，在一些实施例中，依据图3中的一步骤516，沉积一第一前驱物层(first precursor layer)280a，以覆盖第一后表面214a、所述第一互连结构240a以及第一阻障层250a。在一些实施例中，第一前驱物层280a可为一金属层，所述金属层含有铝、钨、钴(cobalt)、钛、金、铂或是其合金。在一些实施例中，利用一化学气相沉积(CVD)制程、一物理气相沉积 (PVD)制程、一喷溅(sputtering)制程、一蒸镀(evaporation)制程或是一电镀制程，以形成第一前驱物层280a。
接下来，一第一遮罩620提供在第一前驱物层280a上，以图案化第一前驱物层280a。在一些实施例中，第一前驱物层280a的一部分通过第一遮罩620暴露，且第一互连结构240a配置在第一遮罩620下方。
请参考图13，在一些实施例中，依据图3中的一步骤518，执行一第一图案化制程，以通过第一遮罩620蚀刻第一前驱物层280a，因此形成一第一重布线层(first re-routinglayer)282a。在执行第一图案化制程之后，移除第一遮罩620。在一些实施例中，藉由移除第一前驱物层280a通过第一遮罩 620暴露的该部分以形成第一重布线层282a。在一些实施例中，从剖视图来看，第一重布线层282a可位在第一互连结构240a的一中心轴C上。在一些实施例中，第一重布线层282a的所述部分覆盖第一后表面214a。
请参考图14，在一些实施例中，依据图3中的一步骤520，一第一介电层284a沉积在通过第一重布线层282a而暴露的第一后表面214a上。在一些实施例中，第一介电层284a围绕第一重布线层282a设置。在一些实施例中，第一重布线层282a具有一顶表面2822a，且第一介电层284a具有一顶表面 2842a，顶表面2842a与顶表面2822a为共面。在一些实施例中，使用一化学气相沉积(CVD)制程形成第一介电层284a。
请参考图15，在一些实施例中，依据图3中的一步骤522，提供一第二晶粒20b。在一些实施例中，第二晶粒20b具有一第二基底210b、一第二层间介电层220b以及多个第二金属线230b，第二层间介电层220b配置在第一基底210b上，所述第二金属线230b位在第二层间介电层2230b中，其中所述第二金属线230b的其中至少一个通过第二层间介电层220b而暴露。在一些实施例中，通过第二层间介电层220b的第二金属线230b具有一顶表面 232b，顶表面232b与第二层间介电层220b的一顶表面222b为共面。在图 15中，第二基底210b具有一厚度T6，其是约755μm。
接下来，一第二前驱物层280b沉积在顶表面222b、232b上。在一些实施例中，第二前驱物层280b的材料以及形成方法实质上与第一前驱物层280a 相同。
再者，在第二前驱物层280b上提供第一遮罩620，以界定如图16所示的一第二重布线层282b的一图案。在一些实施例中，暴露在第二层间介电层220b的第二金属线230b的所述部分沉积在第一遮罩620下方。
请参考图16，在一些实施例中，依据图3中的一步骤524，执行一第二图案化制程，以蚀刻第二前驱物层280b，因此形成第二重布线层282b。在一些实施例中，藉由移除第二前驱物层280b通过第一遮罩620而暴露的该部分以形成第二重布线层282b。在执行第二图案化制程之后，移除第一遮罩 620。在一些实施例中，第一重布线层582a与第二重布线层282b具有一完全相同的图案。
请再参考图16，在一些实施例中，依据图3中的一步骤526，沉积一第二介电层284b以覆盖通过第二重布线层282b而暴露的顶表面222b、232b，且围绕第二重布线层282b。在一些实施例中，第二重布线层282b具有一顶表面2822b，且第二介电层284b具有一顶表面2842b，顶表面2842b与顶表面2822b为共面。在一些实施例中，第二介电层284b的材料与形成方法实质上与第一介电层284a相同。
请参考图17，在一些实施例中，依据图3中的一步骤528，第二晶粒20b叠置并接合第一晶粒20a。在一些实施例中，第二晶粒20b为上下颠倒设置，以使第二重布线层282b面对第一重布线层282a。在执行接合制程后，第二重布线层282b直接地连接第一重布线层282a，因此形成一第一重分布层34，且第二介电层284b接触第一介电层284a，因此形成位在第一晶粒20a 与第二晶粒20b之间的一介电材料38。在第一晶粒20a与第二晶粒20b接合之后，执行一退火制程(anneal process)以将第一重布线层282a接合到第二重布线层282b，并将第一介电层284a熔融(fuse)到第二介电层284b。
请参考图18，在一些实施例中，依据图3中的一步骤530，执行一第二薄化制程，以使第二基底210b变薄。在一些实施例中，移除第二基底210b 的一部分，以使第二晶粒20b变薄。在图18中，第二基底210b具有一厚度 T7，其是约50μm。
请参考图19，在一些实施例中，依据图3中的一步骤532，形成一或多个第二开口290b，以暴露所述第二金属线230b的其中至少一个。在一些实施例中，藉由在与第二前表面212b相对设置的一第二后表面214b上涂布一第二光阻图案630，并执行一第二蚀刻制程移除第二基底210b与第二层间介电层220b未被第二光阻图案630覆盖的一些部分，以形成所述第二开口 290b。在执行第二蚀刻制程之后，举例来说，以一灰化制程或一湿式剥除制程移除第二光阻图案630。
请参考图20，在一些实施例中，依据图3中的一步骤534，一第二阻障层250b可选择地沉积在第二后表面214b上及沉积在所述第二开口290b中。在一些实施例中，第二阻障层250b具有一大致均匀厚度。第二阻障层250b 的材料与形成方法实质上与第一阻障层250a相同。
接下来，依据图3中的一步骤536，一第二导电材料270b沉积在第二阻障层250b上。在一些实施例中，第二导电材料270b具有一厚度，是足以填满被第二阻障层250b所围绕的所述第二开口290b。第二导电材料270b的材料与形成方法实质上与第一导电材料270a相同。
请参考图21，在一些实施例中，依据图3中的一步骤538，执行一第二平坦化制程以暴露第二基底210b。据此，形成一或多个第二互连结构240b。在第二平坦化制程期间，移除第二阻障层250b与第二导电材料270b的一些部分以暴露第二后表面214b。
请参考图22，在一些实施例中，依据图3中的一步骤540，一第三前驱物层300沉积在第二后表面214b、第二互连结构240b与第二阻障层250b 上。在一些实施例中，第三前驱物层300的材料与形成方法实质上与第一前驱物层280a相同。
接下来，如图23所示，在第三前驱物层300上提供一第二遮罩640。在一些实施例中，所述第二互连结构240b配置在第二遮罩640下方。
请再参考图23，在一些实施例中，依据图3中的一步骤542，执行一第三图案化制程，以通过第二遮罩640蚀刻第三前驱物层300，并暴露第二后表面214b的一部分。据此，形成一第二重分布层36。在执行第三图案化制程之后，移除第二遮罩640。在一些实施例中，藉由移除第三前驱物层300 通过第二遮罩640而暴露的该部分，以形成第二重分布层36。在一些实施例中，第二重分布层36覆盖第二后表面214b的所述部分。
接下来，依据图3中的一步骤544，沉积一介电层38，以覆盖第二后表面214b通过第二重分布层36而暴露的所述部分，并围绕第二重分布层36。在一些实施例中，第二重布线层36具有一顶表面362，介电层38具有一顶表面382，顶表面382与顶表面362为共面。在一些实施例中，介电层38的材料与形成方法实质上与第一介电层284a与第二介电层284b相同。
请参考图24，在一些实施例中，依据图3中的一步骤546，一或多个凸块下金属化层(UBM)42形成在第二重分布层36上，且一或多个锡料凸块 40配置在所述凸块下金属化层(UBM)42上。在一些实施例中，藉由初始地在所述凸块下金属化层(UBM)42上放置焊接熔剂(solder flux)(图未示)，以安装所述锡料凸块40。焊接熔剂一般具有一酸性成分(acidiccomponent)以及一附着性(adhesive quality)，所述酸性成分是移除氧化物阻障(oxidebarriers)，所述附着性是在制程期间帮助避免移动。一旦所述锡料凸块40接触焊接熔剂，执行一回焊(reflow)以使所述锡料凸块40与焊接熔剂的材料回流，以将所述锡料凸块40完全地接合到所述凸块下金属化层(UBM)42。
请参考图25，在一些实施例中，依据图3中的一步骤548，执行一磨削制程，以使载体30变薄。据此，完全地形成半导体元件14。在一些实施例中，载体30变薄成一厚度T8，例如小于或等于50μm。
本公开的一实施例提供一种半导体元件。该半导体元件包括一第一晶粒、一第二晶粒、一第一重分布层、一第二重分布层、一第一互连结构以及一第二互连结构。该第一晶粒包括一第一基底、一第一层间介电层以及多个第一金属线，该第一层间介电层配置在该第一基底的一前表面，所述第一金属线配置在该第一层间介电层中。该第二晶粒叠置在该第一晶粒上，并包括一第二基底、一第二层间介电层以及多个第二金属线，该第二层间介电层配置在该第二基底的一第二前表面上，所述第二金属线配置在该第二层间介电层中。该第一重新分布层位在该第一基底与该第二层间介电层之间。该第二重新分布层配置在该第二基底上。该第一互连结构穿经该第一基底，并穿入该第一层间介电层，以将该第一重新分布层连接到所述第一金属线的其中一个。该第二互连结构穿经该第二基底，并穿入该第二层间介电层，以将该第二重新分布层连接到所述第二金属线的其中一个。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括下列步骤：提供一第一晶粒，该第一晶粒包括一第一基底、一第一层间介电层以及多个第一金属线，该第一层间介电层配置在该第一基底的一第一前表面上，所述第一金属线配置在该层间介电层中；形成一第一互连结构，以穿经该第一基底，并穿入该第一层间介电层，且接触所述第一金属线的其中一个；形成一第一重布线层(re-routing layer)，完全地连接该第一互连结构；提供一第二晶粒，该第二晶粒包括一第二基底、一第二层间介电层以及多个第二金属线，该第二层间介电层配置在该第二基底的一第二前表面上，所述第二金属线位在该第二层间介电层中；形成一第二重布线层，以完全地连接所述第二金属线的其中一个；将该第二晶粒叠置在该第一晶粒上，并完全地将该第一重布线层连接到该第二重布线层；形成一第二互连结构，以穿经该第二基底，并穿入该第二层间介电层，且接触所述第二导线的其中一个；以及在该第二基底上形成一第二重分布层，并完全地连接该第二互连结构。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离申请专利范围所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的申请专利范围内。

Claims (15)

1.一种半导体元件，包括：
一第一晶粒，包括一第一基底、一第一层间介电层以及多个第一金属线，该第一层间介电层配置在该第一基底的一前表面，所述第一金属线配置在该第一层间介电层中；
一第二晶粒，叠置在该第一晶粒上，并包括一第二基底、一第二层间介电层以及多个第二金属线，该第二层间介电层配置在该第二基底的一第二前表面上，所述第二金属线配置在该第二层间介电层中；
一第一重新分布层，位在该第一基底与该第二层间介电层之间；
一第二重新分布层，配置在该第二基底上；
一第一互连结构，穿经该第一基底，并穿入该第一层间介电层，以将该第一重新分布层连接到所述第一金属线的其中的一个；以及
一第二互连结构，穿经该第二基底，并穿入该第二层间介电层，以将该第二重新分布层连接到所述第二金属线的其中的一个，
其中该第一重新分布层具有一第一厚度，该第二重新分布层具有一第二厚度，该第二厚度小于该第一厚度。
2.如权利要求1所述的半导体元件，其中以剖视图来看，该第一重新分布层对准该第一互连结构，并偏离该第二金属线。
3.如权利要求1所述的半导体元件，其中完全地连接到该第一重新分布层的该第二金属线，暴露于该第二层间介电层。
4.如权利要求1所述的半导体元件，还包括至少一锡料凸块，电性连接该第二重新分布层。
5.如权利要求4所述的半导体元件，还包括至少一凸块下金属化层，夹置在该锡料凸块与该第二重新分布层之间。
6.如权利要求1所述的半导体元件，还包括一载体，通过一接合层接合到该第一晶粒。
7.如权利要求6所述的半导体元件，其中该接合层包括一原生介电膜以及一沉积介电层，该原生介电膜生长在该载体上，该沉积介电层位在该第一层间介电层上。
8.一种半导体元件的制备方法，包括
提供一第一晶粒，该第一晶粒包括一第一基底、一第一层间介电层以及多个第一金属线，该第一层间介电层配置在该第一基底的一第一前表面上，所述第一金属线配置在该层间介电层中；
形成一第一互连结构，以穿经该第一基底，并穿入该第一层间介电层，且接触所述第一金属线的其中一个；
形成一第一重布线层，完全地连接该第一互连结构；
提供一第二晶粒，该第二晶粒包括一第二基底、一第二层间介电层以及多个第二金属线，该第二层间介电层配置在该第二基底的一第二前表面上，所述第二金属线位在该第二层间介电层中；
形成一第二重布线层，以完全地连接所述第二金属线的其中一个；
将该第二晶粒叠置在该第一晶粒上，并完全地将该第一重布线层连接到该第二重布线层；
形成一第二互连结构，以穿经该第二基底，并穿入该第二层间介电层，且接触第二金属线的其中一个；以及
在该第二基底上形成一第二重分布层，并完全地连接该第二互连结构，
其中，该第一重布线层和该第二重布线层形成一第一重分布层，该第一重分布层具有一第一厚度，该第二重分布层具有一第二厚度，该第二厚度小于该第一厚度。
9.如权利要求8所述的制备方法，其中该第一重布线层与该第二重布线层具有一完全相同的图案。
10.如权利要求8所述的制备方法，还包括：
形成一介电层，围绕该第一重布线层以及该第二重布线层。
11.如权利要求8所述的制备方法，还包括：
提供一载体；
在该第一层间介电层上形成一介电膜；以及
通过该介电膜接合该第一晶粒与该载体。
12.如权利要求11所述的制备方法，还包括在该第二重分布层形成之后，执行一磨削制程，以使该载体变薄。
13.如权利要求8所述的制备方法，其中该第一互连结构的形成，包括：
形成至少一第一开口，以暴露所述第一金属线；以及
在所述第一开口中沉积一第一导电材料；
其中该第二互连结构的形成，包括：
形成至少一第二开口，以暴露所述第二金属线；以及
在所述第二开口中沉积一第二导电材料。
14.如权利要求13所述的制备方法，还包括：
在该第一导电材料沉积之前，在该第一基底上以及在该第一开口中沉积一第一阻障层；
在该第一导电材料沉积之后，执行一第一平坦化制程，以移除该第一阻障层以及该第一导电材料的一些部分，因此暴露该第一基底；
在该第二导电材料沉积之前，在该第二基底上以及在该第二开口中沉积一第二阻障层；以及
在该第二导电材料沉积之后，执行一第二平坦化制程，以移除该第二阻障层与该第二导电材料的一些部分，因此暴露该第二基底。
15.如权利要求8所述的制备方法，还包括：
在该第一互连结构形成之前，执行一第一薄化制程，以使该第一基底变薄；以及
在该第二互连结构形成之前，执行一第二薄化制程，以使该第二基底变薄。
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