JP2014123740A - 貫通電極を有する半導体素子、その製造方法及び貫通電極を有するメモリ素子を含むメモリシステム - Google Patents

貫通電極を有する半導体素子、その製造方法及び貫通電極を有するメモリ素子を含むメモリシステム Download PDF

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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

【課題】貫通電極の突出の長さを減らして良好な収率を得られる半導体素子及びその製造方法が提供される。
【解決手段】
半導体素子の伝導性ビアは、基板を貫通して垂直方向に伸張され、前記伝導性ビアの第１端部は、前記基板の第１面を通過して伸張されることによって、前記基板の第１面に対して前記垂直方向に突出される。絶縁膜が前記伝導性ビアの第１端部と前記基板の第１面上に提供される。マスク膜パターンの上部が除去されて前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部が露出される。前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部が除去されて前記絶縁膜内にリセスが形成される。前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部が同時に除去される。
【選択図】図２Ａ

Description

本発明は半導体に係り、より詳しくは、貫通電極を有する半導体素子、その製造方法及び貫通電極を有するメモリ素子を含むメモリシステムに関する。
一般的に、貫通電極ＴＳＶを有する半導体素子の製造において、貫通電極は基板の非活性面の外へ突出させる。その後、基板の非活性面上に絶縁膜を蒸着し、蒸着した絶縁膜を研磨すれば、貫通電極が研磨された絶縁膜を通じて露出する。突出した貫通電極上に絶縁膜が蒸着されるので、貫通電極の上には突出部が存在する。貫通電極上の突出部の長さが長い場合、研磨工程の時、貫通電極が折れたり損傷する。これによって、半導体素子の収率が低下し、素子の信頼性を確保において、難しさがある。
米国特許第８，０３９，３８６号公報
本発明の目的は貫通電極の突出の長さを減らして良好な収率を得られる半導体素子及びその製造方法を提供することにある。
本発明の他の目的は貫通電極が損傷することを防止できる半導体素子及びその製造方法を提供することにある。
本発明のその他の目的は貫通電極が汚染されるか、或いは異物質が発生されることを無くす半導体素子、その製造方法及び貫通電極を有するメモリ素子を含むメモリシステムを提供することにある。
前記目的を達成するための本発明による半導体素子及びその製造方法は、貫通電極の高さを減らすことを特徴とする。
本発明は、整列キー形成と同時に貫通電極の突出した下端部上に形成された絶縁膜を除去することを他の特徴とする。
本発明は、貫通電極の突出した下端部上に形成された絶縁膜を除去することによって、化学機械的な研磨工程の負担を減らし、貫通電極の破損を無くすか、或いは最小化することをその他の特徴とする。
本発明は、貫通電極が露出しない状態で整列キーの形成とマスク膜の除去工程とが行われるので、貫通電極が汚染されたり、或いは異物質が発生することを無くすことをその他の特徴とする。
本発明の一実施形態による半導体素子の製造方法は，基板を貫通して垂直方向に延長され、前記基板の第１面を通過するように延長されて前記基板の第１面に対して前記垂直方向に突出された第１端部を有する伝導性ビアを提供し、前記伝導性ビアの第１端部及び前記基板の第１面上に絶縁膜を提供し、前記絶縁膜上にマスク膜を提供し、前記マスク膜をパターニングして前記伝導性ビア部に開口部を有するマスク膜パターンを形成し、前記マスク膜パターンの上部を除去して前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部を露出させ、前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部と同時に除去して、前記絶縁膜内にリセスを形成することを含む。
一実施形態において、前記リセスは、前記半導体素子の整列キーを含む。
一実施形態において、前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部と同時に除去した後に、前記伝導性ビアを平坦化することをさらに含む。
一実施形態において、前記伝導性ビアを平坦化することは、前記絶縁膜内の前記整列キーの開口部の角部がラウンド形状の断面プロフィールに形成されることを含む。
一実施形態において、前記伝導性ビアの平坦化された第１端部上に伝導性パッドを形成することをさらに含む。
一実施形態において、前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部と同時に除去する以前に、前記マスク膜パターンのうち少なくとも上部を除去することをさらに含む。
一実施形態において、前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部と同時に除去した後に、前記マスク膜パターンを除去することをさらに含む。
一実施形態において、前記絶縁膜を提供することは、前記伝導性ビアの第１端部及び前記基板の第１面上に下部絶縁膜を形成し、前記下部絶縁膜上に前記下部絶縁膜に関して蝕刻作用選択性を有する上部絶縁膜を形成することを含み、前記絶縁膜の一部を除去することは、前記上部絶縁膜のうち少なくとも一部を除去して前記上部絶縁膜内に前記リセスを形成することを含む。
一実施形態において、前記絶縁膜の一部を除去することは、
前記下部絶縁膜のうち少なくとも一部を除去して前記下部絶縁膜内に前記リセスをさらに形成することをさらに含む。
一実施形態において、前記絶縁膜上にマスク膜を提供することは、
前記基板の第１面上では第１厚さを有する前記マスク膜の第１部分を提供し、そして前記伝導性ビアの第１端部上では第２厚さを有する前記マスク膜の第２部分を提供することを含み、前記第１厚さは、前記第２厚さに比べて大きくなり得る。
一実施形態において、前記マスク膜を提供することは、平坦な上面を有する前記マスク膜を提供することを含む。
一実施形態において、前記マスク膜の第１部分は、前記基板の上面に対して第１高さを有する上面を含み、前記伝導性ビアの第１端部上に形成された前記絶縁膜は、前記基板の上面に対して第２高さを有する上面を含み、前記第１高さは、前記第２高さに比べて小さいことがあり得る。
一実施形態において、前記マスク膜の第１部分は、前記基板の上面に対して第１高さを有する上面を含み、前記絶縁膜のキャッピング部は、前記基板の上面に対して第２高さを有する上面を含み、前記第１高さは、前記第２高さに比べて大きくなり得る。
一実施形態において、前記マスク膜パターンの上部をさらに除去してリセスされたマスク膜パターンを形成し、前記リセスされたマスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を除去することをさらに含む。
一実施形態において、前記マスク膜をパターニングしてマスク膜パターンを形成することは、光エネルギーによって完全露光された第１露光領域と光エネルギーによって部分露光された第２露光領域とを形成し、前記第１露光領域を除去して前記リセスに対応する前記絶縁膜の一部を露出させる開口部を形成し、前記第２露光領域を除去して前記キャッピング部に対応する前記絶縁膜の一部を露出させる開口部を形成することを含む。
本発明の他の実施形態による半導体素子の製造方法は、基板を貫通して垂直方向に延長され、前記基板の第１面を通過するように延長されて前記基板の第１面に対して前記垂直方向に突出された第１端部を有する伝導性ビアを提供し、前記伝導性ビアの第１端部及び前記基板の第１面上に絶縁膜を提供し、前記絶縁膜上にマスク膜を提供し、前記マスク膜をパターニングして前記伝導性ビアの側面に開口部を有するマスク膜パターンを形成し、前記マスク膜パターンの上部を除去して前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部を露出させ、前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を除去して、前記絶縁膜内に整列キー開口部を形成することを含む。
他の実施形態において、前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を除去して前記絶縁膜内に整列キー開口部を形成することは、前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部を除去することと共に進行される。
本発明のその他の実施形態による半導体素子の製造方法は、基板を貫通し、前記基板の下面外へ突出された下端部を有する貫通電極を形成し、前記基板の下面上に前記貫通電極を覆う下部絶縁膜を形成し、前記下部絶縁膜をパターニングして前記下部絶縁膜のうち前記貫通電極の下端部を覆うキャッピング部を除去し、前記キャッピング部を除去することと共に前記下部絶縁膜の一部が陥没されて定義される整列キーを形成し、前記基板の下面を平坦化することを、含む。
その他の実施形態において、前記基板の下面を平坦化することは、前記基板の下面外へ突出された前記貫通電極の下端部、そして前記貫通電極の下端部側面を覆う前記下部絶縁膜の延長部を練磨することを含み、前記下部絶縁膜の研磨によって前記整列キーの角がラウンド形状になり得る。
その他の実施形態において、前記下部絶縁膜を形成した以後に、前記下部絶縁膜上にマスク膜を形成し、前記マスク膜をパターニングして前記下部絶縁膜のうち前記整列キーが形成される領域を開放させる開口部を形成し、前記マスク膜をリセスして前記下部絶縁膜のキャッピング部を露出させることをさらに含み、前記リセスされたマスク膜をマスクとするエッチング工程で前記下部絶縁膜をパターニングする。
その他の実施形態において、前記下部絶縁膜を形成した以後に、前記下部絶縁膜上にマスク膜を形成し、前記マスク膜に完全露光された第１露光領域と部分露光された第２露光領域を形成し、前記第１露光領域を完全除去して前記下部絶縁膜のうち前記整列キーが形成される領域を開放させる開口部を形成し、前記第２露光領域を部分除去して前記下部絶縁膜のキャッピング部を露出させることをさらに含み、前記開口部を有するマスク膜をマスクとするエッチングによって前記下部絶縁膜をパターニングする。
その他の実施形態において、前記下部絶縁膜を形成した後に、前記下部絶縁膜上にマスク膜を形成し、前記マスク膜をパターニングして前記下部絶縁膜のうち前記整列キーが形成される領域を開放させる第１開口部と前記下部絶縁膜のキャッピング部を開放させる第２開口部とを形成することをさらに含み、前記第１開口部と前記第２開口部を有するマスク膜をマスクとするエッチング工程で前記下部絶縁膜をパターニングする。
本発明の一実施形態による半導体素子は、第１面とその反対面である第２面を含み、水平方向に伸張する基板と、前記基板の第１面上に提供された絶縁膜と、前記基板を貫通して前記水平方向に伸張される前記基板に対して垂直方向に延長され、前記基板の第１面を通過するように延長されて前記基板の第１面に対して前記垂直方向に突出された第１端部を有する伝導性ビアと、前記伝導性ビアと離隔され、前記伝導性ビアの側面に提供された前記絶縁膜内に形成された、そしてラウンド形状の断面プロフィールの最外側縁を有する整列キーリセスと、を含む。
一実施形態の素子において、前記絶縁膜は、前記基板の第１面上に提供された下部絶縁膜と前記下部絶縁膜上に提供された上部絶縁膜とを含み、前記下部絶縁膜と前記上部絶縁膜は、互に異なる蝕刻作用選択性を有し、前記整列キーリセスは、前記上部絶縁膜内に提供され得る。
一実施形態の素子において、前記整列キーリセスは、前記上部絶縁膜内に形成された部分リセスを含む。
一実施形態の素子において、前記整列キーリセスは、前記上部絶縁膜内に形成された完全リセスを含む。
一実施形態の素子において、前記整列キーリセスは、前記上部絶縁膜内に形成された完全リセスと前記下部絶縁膜内に形成された部分リセスとを含む。
一実施形態の素子において、前記下部絶縁膜は、前記伝導性ビアに沿って前記基板の第１面から伸張され得る。
一実施形態の素子において、前記伝導性ビアの側壁の間へ提供されたビア絶縁膜をさらに含む。
一実施形態の素子において、前記半導体素子は、第１及び第２半導体素子を含み、前記第１半導体素子の伝導性ビアは、導電性端子を通じて前記第２半導体素子の伝導性ビアと連結され得る。
一実施形態の素子において、前記伝導性端子は、前記第１半導体素子の伝導性ビアと前記第２半導体素子の伝導性ビアとの間で整列され得る。
一実施形態の素子において、前記伝導性端子は、水平的にオフセットされて前記第１半導体素子の伝導性ビアと前記第２半導体素子の伝導性ビアとは、整列されないことがあり得る。
本発明の一実施形態によるメモリシステムは、コマンド信号とアドレス信号とを発生させるメモリコントローラと、複数個のメモリ素子を含むメモリモジュールと、を含み、前記メモリモジュールは、前記コマンド信号と前記アドレス信号とが伝達されて前記メモリ素子のうち少なくともいずれか１つに格納及び検索し、前記メモリ素子各々は、第１面とその反対面である第２面を含み、水平方向に伸張する基板と、前記基板の第１面上に提供された絶縁膜と、前記基板を貫通して前記水平方向に伸張される前記基板に対して垂直方向に延長され、前記基板の第１面を通過するように延長されて前記基板の第１面に対して前記垂直方向に突出された第１端部を有する伝導性ビアと、前記伝導性ビアと離隔され、前記伝導性ビアの側面に提供された前記絶縁膜内に形成された、そしてラウンド形状の断面プロフィールの最外側縁を有する整列キーリセスと、を含む。
本発明によると、整列キー形成の時、貫通電極の突出部上に形成された絶縁膜を除去することによって、後続の研磨工程の負担を減らし、これによって貫通電極の破損や損傷発生を無くすか、或いは最少化して収率を向上できる効果がある。さらに、整列キー形成とマスク膜のストリップを貫通電極が露出されない状態で進行できるので、貫通電極の汚染や異物質が発生するを無くせる効果がある。
本発明の一実施形態による半導体素子を示した断面図である。 本発明の一実施形態による半導体素子において、電気的な連結部の一例を示した断面図である。 本発明の一実施形態による半導体素子において、整列キーの変形例を示した断面図である。 本発明の一実施形態による半導体素子において、整列キーの変形例を示した断面図である。 本発明の一実施形態による半導体素子において、整列キーの多様なディメンションを示した断面図である。 本発明の他の実施形態による半導体素子において、電気的な連結部の他の例を示した断面図である。 本発明の他の実施形態による半導体素子において、電気的な連結部の他の例を示した断面図である。 本発明の一実施形態による半導体素子をパッケイジングした半導体パッケージを示した断面図である。 図４Ａの変形形態を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の一実施形態による半導体素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体素子の製造方法を示した断面図である。 本発明の他の実施形態による半導体素子の製造方法を示した断面図である。 本発明のその他の実施形態による半導体素子の製造方法を示した断面図である。 本発明のその他の実施形態による半導体素子の製造方法を示した断面図である。 本発明のその他の実施形態による半導体素子の製造方法を示した断面図である。 本発明の実施形態による半導体素子を具備するメモリカードを示したブロック図である。 本発明の実施形態による半導体素子を応用した情報処理システムを示したブロック図である。
以下、本発明による貫通電極を有する半導体素子及びその製造方法を添付した図面を参照して詳細に説明する。
本発明と従来技術と比較した長所は添付図面を参照した詳細な説明と特許請求の範囲を通じて明確になり得る。特に、本発明は特許請求の範囲で明確に請求される。しかし、本発明は添付された図面と関連して次の詳細な説明を参照することによって最も良く理解される。図面において、同一の参照符号は多様な図面を通じて同一の構成要素を示す。
＜半導体素子の例＞
図１は本発明の一実施形態による半導体素子を示した断面図である。
図１を参照すれば、半導体素子１は基板１００を垂直方向に貫通して電気的な信号を伝達する電気的な連結部１０を含む。電気的な連結部１０は貫通電極１２０を含む。一例によれば、貫通電極１２０は基板１００が伸張する水平方向に対して実質的に垂直方向に伸張される。貫通電極１２０と基板１００との間にはビア絶縁膜１１０が提供される。ビア絶縁膜１１０によって貫通電極１２０と基板１００とは電気的に絶縁される。貫通電極１２０とビア絶縁膜１１０との間に貫通電極１２０の構成成分（例：銅）が基板１００に拡散することを阻止するバリアー膜１２４がさらに提供される。
半導体素子１は貫通電極１２０と電気的に連結される上部端子１９８と下部端子１１８とのうち少なくともいずれか１つをさらに含む。一例として、上部端子１９８は基板１００の活性面１００ａ上に下部端子１１８は基板１００の非活性面１００ｃ上に配置され得る。他の例として、下部端子１１８は基板１００の活性面１００ａ上に、上部端子１９８は基板１００の非活性面１００ｃ上に配置される。上部端子１９８と下部端子１１８とはソルダボール、ソルダバンプ、再配線、パッド等のように多様な形態を含む。一例として、上部端子１９８はソルダボールを下部端子１１８はパッドを含む。
一例として、基板１００の活性面１００ａの上には集積回路１０３、金属配線１５２、及び層間絶縁膜１０２がさらに配置され得る。金属配線１５２は集積回路１０３と電気的に連結される単層或いは複層構造を有する。層間絶縁膜１０２は集積回路１０３と金属配線１５２とを覆う。層間絶縁膜１０２の上には上部端子１９８が接続されるボンディングパッド１５４を開放する開口部を有する上部絶縁膜１０７が配置される。金属配線１５２と貫通電極１２０とが電気的に連結されることによって、集積回路１０３と貫通電極１２０とが電気的に連結される。貫通電極１２０は基板１００を貫通し、集積回路１０３の外側周囲を越えるか、或いは集積回路１０３の水平境界内に配置される。
一例として、基板１００の非活性面１００ｃの上には整列キー１６０が含まれた下部絶縁膜１１１が配置される。整列キー１６０は下部絶縁膜１１１がパターニングされて形成される。整列キー１６０は下部端子１１８の形成位置を決定するのに使われる。整列キー１６０はまた半導体素子１を積層するか、或いは半導体素子１を他の半導体素子に積層する場合、半導体素子１の位置を整列するのに使用される。整列キー１６０は集積回路１０３の外側や内側に配置される。一例として、整列キー１６０は共通の集積回路１０３に含まれた貫通電極１２０の間の領域に、即ち集積回路１０３の内側に、或いは共通の集積回路１０３に含まれた貫通電極１２０の外側領域に、即ち集積回路１０３の外側に、或いは貫通電極１２０の内側及び外側領域に、即ち集積回路１０３の内側及び外側領域に配置される。本実施形態によれば、整列キー１６０はラウンド形状になった角を有する。これに対しては詳細に後述する。電気的な連結部１０は以下で後述するように多様な構造を含む。
＜電気的な連結部の例＞
図２Ａは本発明の一実施形態による半導体素子において、電気的な連結部の一例を示した断面図である。図２Ｂ及び図２Ｃは本発明の一実施形態による半導体素子において、整列キーの変形例を示した断面図である。図２Ｄは本発明の一実施形態による半導体素子において、整列キーの多様なディメンションを示した断面図である。
図２Ａを参照すれば、電気的な連結部１１は集積回路１０３が形成された以後に、そして金属配線１５２が形成される以前に貫通電極１２０が形成されたビアミドル（Ｖｉａ Ｍｉｄｄｌｅ）構造である。層間絶縁膜１０２は基板１００の活性面１００ａ上に形成されて集積回路１０３を覆う第１層間絶縁膜１０４と、第１層間絶縁膜１０４上に形成されて金属配線１５２とボンディングパッド１５４とを覆う第２層間絶縁膜１０６とを含む。一例として、貫通電極１２０は第１層間絶縁膜１０４及び基板１００を貫通して下部端子１１８と電気的に連結される柱形態である。一例として、貫通電極１２０は非活性面１００ｃ外へ突出した下端部１２０ｐを有する。
一例として、上部端子１９８及び下部端子１１８は貫通電極１２０と上下整列される。他の例として、図４Ｂで後述することと同一又は類似に、上部端子１９８は貫通電極１２０と上下整列されないことがあり、及び／又は下部端子１１８は金属配線１５２によって再配線されることができる。下部端子１１８の上には、例えば金Ａｕ、銀Ａｇ、白金Ｐｔを含む鍍金膜１１９が提供される。貫通電極１２０と下部端子１１８との間にはアンダーバンプ金属膜１７０が提供される。
一例として、下部絶縁膜１１１は第１下部絶縁膜１０８と第２下部絶縁膜１０９とが積層された二重膜構造である。第１下部絶縁膜１０８は基板１００の非活性面１００ｃ上に提供され、第２下部絶縁膜１０９は第１下部絶縁膜１０８上に配置され得る。他の例として、下部絶縁膜１１１は第１下部絶縁膜１０８と第２下部絶縁膜１０９とのうちいずれか１つを含む単一膜構造であり得る。一例として、第１下部絶縁膜１０８は非活性面１００ｃと貫通電極１２０の下端部１２０ｐの側面を覆う断面が“Ｌ”字形態であり得る。一例として、第１下部絶縁膜１０８は非活性面１００ｃから垂直に延長されて貫通電極１２０の下端部１２０ｐの側面を覆う延長部１０８ｅを含む。ビア絶縁膜１１０は非活性面１００ｃ外へ突出され、貫通電極１２０の下端部１２０ｐと第１下部絶縁膜１０８の延長部１０８ｅとの間に配置される。
一例として、整列キー１６０は、例えば第２下部絶縁膜１０９がパターニングされて形成される。例えば、整列キー１６０は第２下部絶縁膜１０９のエッチングと化学機械的な研磨工程とによって第２下部絶縁膜１０９の一部が除去されて平坦化されることによって、形成される。前記化学機械的な研磨によって整列キー１６０の角１６２は鋭く無く、断面から見る時、ラウンド形状になり得る。例えば、化学機械的な研磨にしたがう局部的な圧力増加に蝕刻力が増大されて整列キー１６０の角１６２はラウンド形状になり得る。整列キー１６０は第１下部絶縁膜１０８を一部露出させる。一例として、整列キー１６０は平面上円形、長円形、楕円形、三角形、四角形、星印形、十字形、ダッシュ形等多様な形態を有するように形成され得る。
他の例として、図２Ｂに示したように、整列キー１６０は第１下部絶縁膜１０８が露出されない程度の深さに第２下部絶縁膜１０９がエッチングされて形成され得る。したがって、整列キー１６０は第２下部絶縁膜１０９の一部がリセスされて第２下部絶縁膜１０９内に形成されたへこみ形態を有する。その他の例として、図２Ｃに示したように、整列キー１６０はオーバーエッチングによって第１下部絶縁膜１０８の一部がさらにエッチングされることによって形成される。
図２Ｄを参照すれば、整列キー１６０の角１６２が有する第１厚さＴ１は第２下部絶縁膜１０９が有する第２厚さＴ２に比べて小さいことがあり得る。例えば、第１厚さＴ１は第２厚さＴ２の半分と同一であるか、或いは小さいことがあり得る。他の例として、化学機械的な研磨工程の条件及び／又は変更にしたがって第１厚さＴ１は第２厚さＴ２の半分に比べて大きくなり得る。その他の例として、第１厚さＴ１は下部絶縁膜１１１が有する第３厚さＴ３の１／２より大きいか、或いは小さいことがあり得る。第３厚さＴ３は第１下部絶縁膜１０８の厚さと第２下部絶縁膜１０９の厚さの合計である。
＜電気的な連結部の他の例＞
図３Ａ及び図３Ｂは本発明の他の実施形態による半導体素子において、電気的な連結部の他の例を示した断面図である。以下では図２Ａと異なる点について詳細に説明し、同一の点に対しては省略する。
図３Ａを参照すれば、電気的な連結部１２は集積回路１０３と金属配線１５２とが形成された後に貫通電極１２０が形成されたビアラスト（Ｖｉａ Ｌａｓｔ）構造である。貫通電極１２０は層間絶縁膜１０２と基板１００とを貫通する柱形態である。上部絶縁膜１０７の上には貫通電極１２０とボンディングパッド１５４とを電気的に連結する上部配線１５３がさらに配置される。貫通電極１２０は上部絶縁膜１０７をさらに貫通して上部配線１５３と接続される。
図３Ｂを参照すれば、電気的な連結部１３は貫通電極１２０が形成された後に集積回路１０３と金属配線１５２とが形成されたビアファースト（Ｖｉａ Ｆｉｒｓｔ）構造である。基板１００の活性面１００ａ上に絶縁膜１３３の介在下に貫通電極１２０と電気的に連結された連結配線１５６がさらに提供される。貫通電極１２０は連結配線１５６と金属配線１５２とを連結する連結ビア１５８を通じて金属配線１５２及び／又は集積回路１０３と電気的に連結される基板１００を貫通する柱形態であり得る。
＜半導体パッケージの例＞
図４Ａは本発明の一実施形態による半導体素子をパッケイジングした半導体パッケージを示した断面図である。図４Ｂは図４Ａの変形形態を示した断面図である。
図４Ａを参照すれば、半導体パッケージ９０はパッケージ基板８０と、パッケージ基板８０上に実装された１つ、或いはそれ以上の図１の半導体素子１を含む。半導体パッケージ９０は半導体素子１をモールディングするモールディング膜８５をさらに含む。パッケージ基板８０は上面８０ａとその反対面である下面８０ｂとを含み、その内部に電気的な連結配線８２が含まれた印刷回路基板ＰＣＢである。半導体素子１は、例えば活性面１００ａがパッケージ基板８０を見るフェイスダウン状態にパッケージ基板８０の上面８０ａ上に実装される。他の例として、半導体素子１のうち少なくともいずれか１つはフェイスアップ状態にパッケージ基板８０上に実装され得る。半導体素子１の積層位置の整列は整列キー１６０によって具現される。
一例として、半導体パッケージ９０はパッケージ基板８０の下面８０ｂに付着されて電気的な連結配線８２に接続される１つ或いはその以上のソルダボールのような外部端子８４をさらに含む。本実施形態によれば、半導体素子１の間、及び半導体素子１とパッケージ基板８０との電気的な連結は貫通電極１２０によって具現される。半導体素子１の電気的な連結部１０は本明細書に開示されたすべての電気的な連結部のうち少なくともいずれか１つを含む。
図４Ｂを参照すれば、半導体パッケージ９５はパッケージ基板８０上に複数個の半導体素子１ａ、１ｂを含む。半導体素子１ａ、１ｂは図１の半導体素子１と同一又は類似である。一例として、第１半導体素子１ａは第１上部端子１９８ａが第１貫通電極１２０ａと上下整列された第１上部端子１９８ａと、再配線された第１下部端子１１８ａとを含む。第２半導体素子１ｂは第２貫通電極１２０ｂと上下整列されない第２上部端子１９８ｂとを含む。第２上部端子１９８ｂは再配線された第１下部端子１１８ａに電気的に結合される。第２下部端子１１８ｂは再配線されることができる。それ以外には図４Ａの半導体パッケージ９０と同一又は類似に構成される。
＜半導体素子の製造方法例１＞
図５Ａ乃至図５Ｐは本発明の一実施形態による半導体素子の製造方法を示した断面図である。
図５Ａを参照すれば、基板１００にビアホール１０１を形成する。基板１００は集積回路１０３が形成された活性面、即ち上面１００ａとその反対面である第１下面１００ｂとを有する半導体基板、例えばシリコン基板である。基板１００の上面１００ａの上には集積回路１０３を覆う第１層間絶縁膜１０４が形成される。集積回路１０３はメモリ回路、ロジック回路或いはこれらの組合であり得る。第１層間絶縁膜１０４はシリコン酸化膜やシリコン窒化膜を蒸着して形成する。ビアホール１０１は基板１００の上面１００ａに向かって開口され、第１下面１００ｂに至らない長さを有する中が空いた柱（ｈｏｌｌｏｗ ｐｉｌｌａｒ）形態に形成する。ビアホール１０１は基板１００の上面１００ａから第１下面１００ｂに向かって実質的に垂直である。ビアホール１０１は集積回路１０３の周囲、例えばスクライブレーンやこれに隣接する領域、或いは集積回路１０３が形成された領域に相当する第１層間絶縁膜１０４と基板１００とを乾式蝕刻するか、或いはドリルリングして形成する。
図５Ｂを参照すれば、ビアホール１０１の内面を覆う絶縁膜１１０ａを形成し、ビアホール１０１が満たされるように基板１００上に導電膜１２０ａを形成する。一例として、絶縁膜１１０ａはシリコン酸化膜やシリコン窒化膜を蒸着して形成する。導電膜１２０ａはポリシリコン、銅、タングステン、アルミニウム等を蒸着するか、或いは鍍金して形成する。導電膜１２０ａを銅或いは銅を含む導電体により形成する場合、銅の拡散を阻止する拡散防止膜として作用する金属膜１２４ａを絶縁膜１１０ａ上にさらに形成することができる。金属膜１２４ａはチタニウムＴｉ、チタニウム窒化物ＴｉＮ、クロムＣｒ、タンタルＴａ、タンタル窒化物ＴａＮ、ニッケルＮｉ或いはこれらの組合を含む金属や伝導性物質を蒸着して絶縁膜１１０ａに沿って延長される形態に形成する。
図５Ｃを参照すれば、導電膜１２０ａと絶縁膜１１０ａとを平坦化して第１層間絶縁膜１０４を露出させる。平坦化はエッチバックや化学機械的な研磨工程で進行できる。前記平坦化によって、導電膜１２０ａは基板１００と第１層間絶縁膜１０４をほぼ垂直貫通する柱形態の貫通電極１２０として形成され、絶縁膜１１０ａは貫通電極１２０を基板１００から電気的に絶縁させるビア絶縁膜１１０として形成される。金属膜１２４ａをさらに形成した場合、前記平坦化によって金属膜１２４ａは貫通電極１２０をなす成分（例：Ｃｕ）が基板１００や集積回路１０３に拡散することを防止するバリアー膜１２４として形成される。以下ではバリアー膜１２４の図示を省略する。
図５Ｄを参照すれば、バックエンド（Ｂａｃｋ Ｅｎｄ）工程を進行することができる。一例として、第１層間絶縁膜１０４上に貫通電極１２０と接続する単層或いは複層の金属配線１５２と、金属配線１５２と電気的に連結されるボンディングパッド１５４と、金属配線１５２とボンディングパッド１５４とを覆う第２層間絶縁膜１０６とを形成する。金属配線１５２とボンディングパッド１５４とは銅やアルミニウム等の金属を蒸着し、パターニングして形成する。第２層間絶縁膜１０６は第１層間絶縁膜１０４と同一であるか、或いは類似な絶縁体、例えばシリコン酸化膜やシリコン窒化膜を蒸着して形成する。第２層間絶縁膜１０６上に上部絶縁膜１０７を形成することができる。上部絶縁膜１０７はシリコン酸化膜、シリコン窒化膜或いはポリマー等を蒸着した後、パターニングしてボンディングパッド１５４を露出させる形態に形成する。選択的にバンプ工程をさらに進行してボンディングパッド１５４と接続されるソルダボールやソルダバンプのような上部端子１９８をさらに形成することができる。
図５Ｅを参照すれば、基板１００の第１下面１００ｃをリセスして貫通電極１２０を突出させる。例えば、基板１００を構成する物質（例：シリコン）を選択的に除去できるエッチャントやスラリーを利用する蝕刻、化学機械的な研磨、グラインディング、或いはこれらの組合で基板１００の第１下面１００ｂをリセスする。前記リセス工程は第１下面１００ｂに比べて上面１００ａにさらに隣接して貫通電極１２０の下端部１２０ｐを突出させることができる第２下面１００ｃが現われる時まで進行する。貫通電極１２０を突出させる工程は基板１００の上面１００ａ上に接着膜７２の介在下に支持板７０が付着された状態で進行され得る。前記突出工程は基板１００の上面１００ａが上に向かう状態に或いは基板１００を覆して上面１００ａが下に向かう状態で進行され得る。本明細書で基板１００の上面１００ａは活性面であり、第２下面１００ｃは非活性面であり得る。他の例として、上面１００ａは非活性面であり、第１下面１００ｂは活性面であり得るか、或いは上面１００ａと第１下面１００ｂとは全て活性面又は非活性面であり得る。
図５Ｆを参照すれば、基板１００の非活性面１００ｃ上にシリコン窒化膜やシリコン酸化膜を蒸着して第１下部絶縁膜１０８と第２下部絶縁膜１０９とを形成する。一例として、非活性面１００ｃ上にシリコン窒化膜を蒸着して第１下部絶縁膜１０８を形成し、そして第１下部絶縁膜１０８上にシリコン酸化膜を蒸着して第２下部絶縁膜１０９を形成する。第１下部絶縁膜１０８は第２下部絶縁膜１０９に比べて薄い厚さを有する。第１下部絶縁膜１０８は非活性面１００ｃと第２下部絶縁膜１０９との間に、そして非活性面１００ｃと貫通電極１２０の下端部１２０ｐとの間に生じられるギャップを埋め込むことができる。第１下部絶縁膜１０８と第２下部絶縁膜１０９とは貫通電極１２０の下端部１２０ｐを覆う曲がった形状に形成される。したがって、基板１００の非活性面１００ｃ上に突出部１９０が形成される。他の例として、第１下部絶縁膜１０８と第２下部絶縁膜１０９とうちいずれか１つが省略され得る。例えば、第１下部絶縁膜１０８を形成することを省略できる。他の例として、２つの絶縁膜１０８、１０９より多い数の絶縁膜が形成され得る。
図５Ｇを参照すれば、第２下部絶縁膜１０９上にマスク膜１３０を形成した後、フォトマスク１４０ａを利用するフォト工程を利用してマスク膜１３０を光エネルギーに露光する。一例として、ポジティブレジスト（ｐｏｓｉｔｉｖｅ ｒｅｓｉｓｔ）を塗布してマスク膜１３０を形成し、フォトマスク１４０ａを利用してマスク膜１３０のうち整列キー（図５Ｊの１６０）が形成される領域１４１（以下、露光領域）を露光する。フォトマスク１４０ａは完全露光できるバイナリマスクであり、これによって露光領域１４１は完全露光（例：１００％露光）される。一例として、マスク膜１３０は突出部１９０上で盛り上がった丘（ｈｉｌｌｏｃｋ）を有する形態であり得る。マスク膜１３０は不均一な厚さを有する。例えば、マスク膜１３０は非活性面１００ｃの上では第１厚さＴ１を、突出部１９０の上では第１厚さＴ１より小さい第２厚さ（Ｔ２＜Ｔ１）を有する。マスク膜１３０の第１厚さＴ１は突出部１９０の突出の長さＬに比べて小さいか、或いは同一であり得る。これと異なり、マスク膜１３０の第１厚さＴ１は突出部１９０の突出の長さＬに比べて大きくなり得る。
図５Ｈを参照すれば、第２下部絶縁膜１０９を露出させる開口部１３０ａを形成する。露光領域１４１を選択的に除去できる現像液でマスク膜１３０をパターニングすることによって、開口部１３０ａが形成される。開口部１３０ａは円形、長円形、楕円形、三角形、四角形、星印形、十字形、ダッシュ形等のような平面形態を有する。
図５Ｉを参照すれば、マスク膜１３０をリセスする。これによって、第２下部絶縁膜１０９のうち貫通電極１２０の下端部１２０ｐ上に形成された突出部１９０の一部、即ちキャッピング部１０９ｆが露出される。
図５Ｊを参照すれば、整列キー１６０を形成する。整列キー１６０の形成と同時にキャッピング部１０９ｆが除去される。例えば、リセスされたマスク膜１３０を利用するエッチング（例：乾式蝕刻）で第２下部絶縁膜１０９をパターニングする。第２下部絶縁膜１０９のパターニングによって開口部１３０ａの下には整列キー１６０が形成され、整列キー１６０の形成と同時に第２下部絶縁膜１０９のキャッピング部１０９ｆが除去される。
図５Ｋを参照すれば、マスク膜１３０をストリップし、平坦化工程で突出部１９０の残留部分を除去する。他の例として、平坦化工程でマスク膜１３０及び突出部１９０を除去する。一例として、前記平坦化は化学機械的な研磨工程を採択できる。本実施形態によれば、図５Ｊで説明したように第２下部絶縁膜１０９のキャッピング部１０９ｆが既に除去されているので、キャッピング部１０９ｆが除去されている時の化学機械的な研磨深さＰ１はキャッピング部１０９ｆが除去されなかった時の深さＰ２に比べて減少する。一例として、化学機械的な研磨は第２下部絶縁膜１０９のうち非活性面１００ｃから垂直に延長されて貫通電極１２０の下端部１２０ｐ側面を覆う延長部１０９ｅを除去してマスク膜１３０で覆われている第２下部絶縁膜１０９の表面１０９ｓが現われるか、或いは第２下部絶縁膜１０９の表面１０９ｓが研磨される時まで進行する。本実施形態のようにキャッピング部１０９ｆを予め除去すれば、化学機械的な研磨工程が単純になって化学機械的な研磨工程の負担が深さＰ２から深さＰ１に減少される。さらに、減少された化学機械的な研磨深さＰ１は貫通電極１２０の折れや損傷を最小化させ得る。
本実施形態によれば、貫通電極１２０が露出されない状態で整列キー１６０の形成（図５Ｊ）とマスク膜１３０の除去工程（図５Ｋ）とが行われる。これによって、整列キー１６０の形成に必要であるエッチング工程及び／又はマスク膜１３０の除去工程で発生する粒子が貫通電極１２０を汚染させる現象が無くなる。さらに、貫通電極１２０が露出されないので、露出された貫通電極１２０で発生する酸化物や粒子が発生する余地が無くなる。
図５Ｌを参照すれば、前記化学機械的な研磨によって基板１００の非活性面１００ｃの上で突出部１９０が除去されて平坦化された貫通電極１２０の下面１２０ｓが現われる。前記平坦化工程によって、第２下部絶縁膜１０９の表面１０９ｓが平坦化され貫通電極１２０の下面１２０ｓと共面を成す。整列キー１６０はラウンド形状にされた角１６２を有する。前記平坦化工程が進行されれば、第２下部絶縁膜１０９の縁或いは縁部１６２は局部的な圧力が増加される。これによって、整列キー１６０の縁、即ち角１６２は断面がラウンド形状になる。一例として、図２Ｄに図示したように、角１６２の厚さは第２下部絶縁膜１０９の厚さの半分、或いは第１及び第２下部絶縁膜１０８、１０９の厚さの１／２より大きいか、或いは小さいことがあり得る。貫通電極１２０は前記化学機械的な研磨されても下端部１２０ｐは全部研磨されないことがあり得る。したがって、貫通電極１２０は非活性面１００ｃ上へ突出された形態を有することができる。第１下部絶縁膜１０８は非活性面１００ｃから垂直に延長されて貫通電極１２０の下端部１２０ｐの側面を覆う延長部１０８ｅを含む断面が“Ｌ”字形態を有するように研磨される。突出部１９０が研磨される時、ビア絶縁膜１１０が一部除去されて非活性面１００ｃ外へ突出された形態を有する。貫通電極１２０の下端部１２０ｐと第１下部絶縁膜１０８の延長部１０８ｅとの間に基板１００の非活性面１００ｃ外へ突出したビア絶縁膜１１０が配置される。
図５Ｍを参照すれば、非活性面１００ｃ上に金属膜１７０ａを蒸着し、その金属膜１７０ａ上にマスク膜１３５を形成する。金属膜１７０ａはニッケルＮｉ、金Ａｕ、又はニッケルＮｉ／金Ａｕを含む。マスク膜１３５はフォトレジストの塗布及びパターニングによって形成する。マスク膜１３５は貫通電極１２０と上下整列された開口部１３５ａを含む。
図５Ｎを参照すれば、金属膜１７０ａ上に電気鍍金で後面パッド１１８を形成する。一例として、後面パッド１１８は銅Ｃｕ、アルミニウムＡｌ、ニッケルＮｉ、或いはこれらの組合を含む。後面パッド１１８上に鍍金膜１１９をさらに含むことができる。鍍金膜１１９は金Ａｕ、銀Ａｇ、白金Ｐｔ等を含む。鍍金膜１１８は後面パッド１１８の酸化防止、ボンディングワイヤ、ソルダボールとの接触性及び電気的な特性の向上等のために選択的に形成できる。後面パッド１１８及び／又は鍍金膜１１９は開口部１３５ａ内に限定されて形成される。
図５Ｏを参照すれば、マスク膜１３５をアッシングやストリップ工程で除去する。これによって、マスク膜１３５で覆われていた金属膜１７０ｂが露出される。露出された金属膜１７０ｂを蝕刻して除去すれば、後面パッド１１８と貫通電極１２０との間に金属膜１７０（アンダーバンプ金属膜）が残留する。
図５Ｐを参照すれば、接着膜７２と支持板７０とを除去する。これによって、貫通電極１２０と、非活性面１００ｃ上に第１下部絶縁膜１０８と第２下部絶縁膜１０９とが積層された二重膜構造の下部絶縁膜１１１と、そして第２下部絶縁膜１０９がパターニングされて形成された整列キー１６０を含む電気的な連結部１１が形成される。貫通電極１２０は非活性面１００ｃ外へ突出した下端部１２０ｐを含む。第１下部絶縁膜１０８は貫通電極１２０の下端部１２０ｐの側壁を覆う延長部１０８ｅを含む“Ｌ”字形態の断面を有する。本実施形態によれば、整列キー１６０の角１６２は図５Ｋで説明したように突出部１９０を平坦化する化学機械的な研磨工程によってラウンド形状になる。
＜半導体素子の製造方法例２＞
図６Ａ乃至図６Ｃは本発明の他の実施形態による半導体素子の製造方法を示した断面図である。
図６Ａを参照すれば、図５Ａ乃至図５Ｇで説明したことと同一又は類似な工程を利用して突出部１９０が形成された基板１００の非活性面１００ｃ上に第１厚さＴ１とそれより薄い第２厚さＴ２を有するマスク膜１３０を形成する。続いて、フォトマスク１４０ｂを利用するフォト工程でマスク膜１３０で整列キー（図６Ｃの１６０）が形成される第１領域１４１（以下、第１露光領域）と突出部１９０を覆う第２領域１４２（以下、第２露光領域）とを露光する。マスク膜１３０はポジティブレジストを含む。一例として、フォトマスク１４０ｂは完全露光と部分露光できるハーフトーン形位相反転マスク（ｈａｌｆｔｏｎｅ ｔｙｐｅ ＰＳＭ又はａｔｔｅｎｕａｔｅｄ ＰＳＭ）であり得る。一例によれば、フォトマスク１４０ｂはマスク膜１３０のうち整列キー（図６Ｃの１６０）が形成される第１領域１４１（以下、第１露光領域）は完全露光（例：１００％露光）し、突出部１９０上の第２領域１４２（第１領域）は部分露光（例：５０％露光）する。
図６Ｂを参照すれば、第１露光領域１４１と第２露光領域１４２とを選択的に除去できる現像液でマスク膜１３０をパターニングする。本実施形態によれば、第１露光領域１４１は完全除去されて第２下部絶縁膜１０９を露出させる開口部１３０ａが形成される。第２露光領域１４２は部分除去されて突出部１９０を露出させる。本実施形態によれば、第２露光領域１４２が部分除去されて突出部１９０が露出されるので図５Ｉに図示されたように突出部１９０を露出させるためのマスク膜１３０のリセス工程をスキップできる。
図６Ｃを参照すれば、整列キー１６０を形成する。整列キー１６０の形成と同時にキャッピング部１０９ｆが除去される。例えば、マスク膜１３０を利用するエッチングによって第２下部絶縁膜１０９をパターニングして開口部１３０ａ下に整列キー１６０を形成し、これと同時に第２下部絶縁膜１０９のキャッピング部１０９ｆを除去する。以後、図５Ｋ乃至図５Ｐに図示されたことと同一であるか、或いは類似にマスク膜１３０のストリップ、突出部１９０の研磨、及び電気鍍金等で図５Ｐの電気的な連結部１１を形成する。
＜半導体素子の製造方法例３＞
図７Ａ乃至図７Ｃは本発明のその他の実施形態による半導体素子の製造方法を示した断面図である。
図７Ａを参照すれば、図５Ａ乃至図５Ｇで説明したことと同一又は類似な工程を利用して突出部１９０が形成された基板１００の非活性面１００ｃ上にポジティブレジストを塗布してマスク膜１３０を形成する。続いて、フォトマスク１４０ｃを利用するフォト工程でマスク膜１３０のうち整列キー（図７Ｃの１６０）が形成される領域１４１（以下、第１露光領域）と突出部１９０を覆う領域１４２（以下、第２露光領域）とを露光する。マスク膜１３０は非活性面１００ｃと突出部１９０とを平坦に覆う形態に形成される。これによって、マスク膜１３０は非活性面１００ｃの上では大きい厚さＤ１を、突出部１９０の上では小さい厚さＤ２（＜Ｄ１）を有する。非活性面１００ｃ上でのマスク膜１３０の厚さＤ１は突出部１９０の突出の長さＬに比べて大きくなる。フォトマスク１４０ｃは完全露光できるバイナリマスクであり、これによって第１露光領域１４１及び第２露光領域は完全露光（例：１００％露光）される。他の例として、フォトマスク１４０ｃは第１露光領域１４１は完全露光（例：１００％露光）し、第２露光領域１４２は部分露光（例：５０％露光）できるハーフトーン形位相反転マスク（ｈａｌｆｔｏｎｅ ｔｙｐｅ ＰＳＭ）であり得る。
図７Ｂを参照すれば、第１露光領域１４１と第２露光領域１４２とを選択的に除去できる現像液でマスク膜１３０をパターニングする。本実施形態によれば、第１露光領域１４１が除去されて第２下部絶縁膜１０９を露出させる開口部１３０ａ（以下、第１開口部）が形成される。さらに、第２露光領域１４２が除去されて突出部１９０を露出させる開口部１３０ｂ（以下、第２開口部）が形成される。本実施形態によれば、第２開口部１３０ｂを通じて突出部１９０が露出されるので、図５Ｉに図示したように突出部１９０を露出させるためのマスク膜１３０のリセス工程をスキップできる。
図７Ｃを参照すれば、整列キー１６０を形成する。整列キー１６０の形成と同時にキャッピング部１０９ｆが除去される。例えば、マスク膜１３０を利用するエッチングによって第２下部絶縁膜１０９をパターニングして第１開口部１３０ａ下に整列キー１６０を形成し、これと同時に第２下部絶縁膜１０９のキャッピング部１０９ｆを除去する。以降は図５Ｋ乃至図５Ｐに図示されたことと同一であるか、或いは類似にマスク膜１３０のストリップ、突出部１９０の研磨、及び電気鍍金等で図５Ｐの電気的な連結部１１を形成する。
＜半導体素子の応用例＞
図８Ａは本発明の実施形態による半導体素子を具備するメモリカードを示したブロック図である。図８Ｂは本発明の実施形態による半導体素子を応用した情報処理システムを示したブロック図である。
図８Ａを参照すれば、メモリカード１２００はホスト１２３０とメモリ１２１０との間の諸般データ交換を制御するメモリコントローラ１２２０を含む。ＳＲＡＭ１２２１は中央処理装置１２２２の動作メモリとして使用される。ホストインターフェイス１２２３はメモリカード１２００と接続されるホスト１２３０のデータ交換プロトコルを具備する。誤謬修正コード１２２４はメモリ１２１０から読出されたデータに含まれる誤謬を検出及び訂正できる。メモリインターフェイス１２２５はメモリ１２１０とインターフェイシングする。中央処理装置１２２２はメモリコントローラ１２２０のデータを交換するための諸般制御動作を遂行する。メモリ１２１０、ＳＲＡＭ１２２１及び中央処理装置１２２２のうち少なくともいずれか１つは半導体素子１と半導体パッケージ９０、９５とうち少なくともいずれか１つを含む。
図８Ｂを参照すれば、情報処理システム１３００は本発明の実施形態による半導体素子１と半導体パッケージ９０、９５との内少なくともいずれか１つを具備するメモリシステム１３１０を含む。情報処理システム１３００はモバイル機器やコンピューター等を含む。一例として、情報処理システム１３００はメモリシステム１３１０と各々システムバス１３６０に電気的に連結されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を含む。メモリシステム１３１０はメモリ１３１１とメモリコントローラ１３１２とを含み、図８Ａのメモリカード１２００と実質的に同様に構成される。このようなメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納される。情報処理システム１３００はメモリカード、半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）、カメライメージプロセッサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｓｅｎｓｏｒ）及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）として提供される。一例として、メモリシステム１３１０は半導体ディスク装置ＳＳＤで構成され、この場合情報処理システム１３００は大容量のデータをメモリシステム１３１０に安定的に、そして信頼性あるように格納する。
以上の発明の詳細な説明は開示された実施状態に本発明を制限しようとする意図ではなく、本発明の要旨を逸脱しない範囲内で多様な他の組合、変更及び環境で使用できる。添付された請求の範囲は他の実施状態も含むと解釈しなければならない。
１ 半導体素子
１０、１１、１２、１３ 電気的な連結部
１００ 基板
１０１ ビアホール
１０２ 層間絶縁膜
１０３ 集積回路
１０４ 第１層間絶縁膜
１０６ 第２層間絶縁膜
１０７ 上部絶縁膜
１０８ 第１下部絶縁膜
１０９ 第２下部絶縁膜
１０９ｆ キャッピング部
１１０ ビア絶縁膜
１１１ 下部絶縁膜
１１８ 下部端子
１１９ 鍍金膜
１２０ 貫通電極
１２４ バリアー膜
１５２ 金属配線
１５４ ボンディングパッド
１６０ 整列キー
１７０ アンダーバンプ金属膜
１９０ 突出部
１９８ 上部端子

Claims (31)

  1. 基板を貫通して垂直方向に延長され、前記基板の第１面を通過するように延長されて前記基板の第１面に対して前記垂直方向に突出された第１端部を有する伝導性ビアを提供し、
    前記伝導性ビアの第１端部及び前記基板の第１面上に絶縁膜を提供し、
    前記絶縁膜上にマスク膜を提供し、前記マスク膜をパターニングして前記伝導性ビア部に開口部を有するマスク膜パターンを形成し、
    前記マスク膜パターンの上部を除去して前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部を露出させ、
    前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部と同時に除去して、前記絶縁膜内にリセスを形成することを特徴とする半導体素子の製造方法。
  2. 前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部と同時に除去した後に、前記伝導性ビアを平坦化することを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記伝導性ビアを平坦化し、前記絶縁膜内の前記整列キーの開口部の角部がラウンド形状の断面プロフィールに形成されることを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部と同時に除去する前に、前記マスク膜パターンのうち少なくとも上部を除去することを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部と同時に除去した後に、前記マスク膜パターンを除去することを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記絶縁膜を提供することは、
    前記伝導性ビアの第１端部及び前記基板の第１面上に下部絶縁膜を形成し、
    前記下部絶縁膜上に前記下部絶縁膜に関して蝕刻作用選択性を有する上部絶縁膜を形成することを含み、
    前記絶縁膜の一部を除去することは、
    前記上部絶縁膜のうち少なくとも一部を除去して前記上部絶縁膜内に前記リセスを形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  7. 前記絶縁膜の一部を除去することは、
    前記下部絶縁膜のうち少なくとも一部を除去して前記下部絶縁膜内に前記リセスをさらに形成することを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記絶縁膜上にマスク膜を提供することは、
    前記基板の第１面上では第１厚さを有する前記マスク膜の第１部分を提供し、そして前記伝導性ビアの第１端部上では第２厚さを有する前記マスク膜の第２部分を提供することを含み、
    前記第１厚さは、前記第２厚さに比べて大きいことを特徴とする請求項１に記載の半導体素子の製造方法。
  9. 前記マスク膜を提供することは、
    平坦な上面を有する前記マスク膜を提供することを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記マスク膜の第１部分は、前記基板の上面に対して第１高さを有する上面を含み、
    前記伝導性ビアの第１端部上に形成された前記絶縁膜は、前記基板の上面に対して第２高さを有する上面を含み、
    前記第１高さは、前記第２高さに比べて小さいことを特徴とする請求項８に記載の半導体素子の製造方法。
  11. 前記マスク膜の第１部分は、前記基板の上面に対して第１高さを有する上面を含み、
    前記絶縁膜のキャッピング部は、前記基板の上面に対して第２高さを有する上面を含み、
    前記第１高さは、前記第２高さに比べて大きいことを特徴とする請求項８に記載の半導体素子の製造方法。
  12. 前記マスク膜パターンの上部をさらに除去してリセスされたマスク膜パターンを形成し、
    前記リセスされたマスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を除去することを特徴とする請求項１に記載の半導体素子の製造方法。
  13. 前記マスク膜をパターニングしてマスク膜パターンを形成することは、
    光エネルギーによって完全露光された第１露光領域と光エネルギーによって部分露光された第２露光領域とを形成し、
    前記第１露光領域を除去して前記リセスに対応する前記絶縁膜の一部を露出させる開口部を形成し、
    前記第２露光領域を除去して前記キャッピング部に対応する前記絶縁膜の一部を露出させる開口部を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  14. 基板を貫通して垂直方向に延長され、前記基板の第１面を通過するように延長されて前記基板の第１面に対して前記垂直方向に突出された第１端部を有する伝導性ビアを提供し、
    前記伝導性ビアの第１端部及び前記基板の第１面上に絶縁膜を提供し、
    前記絶縁膜上にマスク膜を提供し、前記マスク膜をパターニングして前記伝導性ビア部に開口部を有するマスク膜パターンを形成し、
    前記マスク膜パターンの上部を除去して前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部を露出させ、
    前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を除去して、前記絶縁膜内に整列キー開口部を形成し、前記整列キーを形成した後に前記伝導性ビアの第１端部を平坦化することを特徴とする半導体素子の製造方法。
  15. 前記マスク膜パターンをエッチングマスクとして利用して前記伝導性ビアと離隔され、前記伝導性ビアの側面に形成された前記絶縁膜の一部を除去して前記絶縁膜内に整列キー開口部を形成することは、
    前記伝導性ビアの第１端部上に形成された前記絶縁膜のキャッピング部を除去することと共に進行されることを特徴とする請求項１４に記載の半導体素子の製造方法。
  16. 基板を貫通し、前記基板の下面外へ突出された下端部を有する貫通電極を形成し、
    前記基板の下面上に前記貫通電極を覆う下部絶縁膜を形成し、
    前記下部絶縁膜をパターニングして前記下部絶縁膜のうち前記貫通電極の下端部を覆うキャッピング部を除去し、
    前記キャッピング部を除去することと共に前記下部絶縁膜の一部が陥没されて定義される整列キーを形成し、
    前記基板の下面を平坦化することを特徴とする半導体素子の製造方法。
  17. 前記基板の下面を平坦化することは、
    前記基板の下面外へ突出された前記貫通電極の下端部、そして前記貫通電極の下端部側面を覆う前記下部絶縁膜の延長部を研磨することを含み、
    前記下部絶縁膜の研磨によって前記整列キーの角がラウンド形状にされることを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記下部絶縁膜を形成した以後に、
    前記下部絶縁膜上にマスク膜を形成し、
    前記マスク膜をパターニングして前記下部絶縁膜のうち前記整列キーが形成される領域を開放させる開口部を形成し、
    前記マスク膜をリセスして前記下部絶縁膜のキャッピング部を露出させることをさらに含み、
    前記リセスされたマスク膜をマスクとするエッチング工程で前記下部絶縁膜をパターニングすることを特徴とする請求項１６に記載の半導体素子の製造方法。
  19. 前記下部絶縁膜を形成した以後に、
    前記下部絶縁膜上にマスク膜を形成し、
    前記マスク膜に完全露光された第１露光領域と部分露光された第２露光領域を形成し、
    前記第１露光領域を完全除去して前記下部絶縁膜のうち前記整列キーが形成される領域を開放させる開口部を形成し、
    前記第２露光領域を部分除去して前記下部絶縁膜のキャッピング部を露出させることをさらに含み、
    前記開口部を有するマスク膜をマスクとするエッチングによって前記下部絶縁膜をパターニングすることを特徴とする請求項１６に記載の半導体素子の製造方法。
  20. 前記下部絶縁膜を形成した以後に、
    前記下部絶縁膜上にマスク膜を形成し、
    前記マスク膜をパターニングして前記下部絶縁膜のうち前記整列キーが形成される領域を開放させる第１開口部と前記下部絶縁膜のキャッピング部を開放させる第２開口部とを形成することをさらに含み、
    前記第１開口部と前記第２開口部を有するマスク膜をマスクとするエッチング工程で前記下部絶縁膜をパターニングすることを特徴とする請求項１６に記載の半導体素子の製造方法。
  21. 第１面とその反対面である第２面を含み、水平方向に伸張する基板と、
    前記基板の第１面上に提供された絶縁膜と、
    前記基板を貫通して前記水平方向に伸張される前記基板に対して垂直方向に延長され、前記基板の第１面を通過するように延長されて前記基板の第１面に対して前記垂直方向に突出された第１端部を有する伝導性ビアと、
    前記伝導性ビアと離隔され、前記伝導性ビアの側面に提供された前記絶縁膜内に形成され、ラウンド形状の断面プロフィールの最外側縁を有する整列キーリセスと、を含むことを特徴とする半導体素子。
  22. 前記絶縁膜は、前記基板の第１面上に提供された下部絶縁膜と前記下部絶縁膜上に提供された上部絶縁膜とを含み、
    前記下部絶縁膜と前記上部絶縁膜とは、互に異なる蝕刻作用選択性を有し、
    前記整列キーリセスは、前記上部絶縁膜内に提供されたことを特徴とする請求項２１に記載の半導体素子。
  23. 前記整列キーリセスは、前記上部絶縁膜内に形成された部分リセスを含むことを特徴とする請求項２２に記載の半導体素子。
  24. 前記整列キーリセスは、前記上部絶縁膜内に形成された完全リセスを含むことを特徴とする請求項２２に記載の半導体素子。
  25. 前記整列キーリセスは、前記上部絶縁膜内に形成された完全リセスと前記下部絶縁膜内に形成された部分リセスとを含むことを特徴とする請求項２２に記載の半導体素子。
  26. 前記下部絶縁膜は、前記伝導性ビアに沿って前記基板の第１面から伸張されたことを特徴とする請求項２２に記載の半導体素子。
  27. 前記伝導性ビアの側壁の間へ提供されたビア絶縁膜をさらに含むことを特徴とする請求項２２に記載の半導体素子。
  28. 前記半導体素子は、第１及び第２半導体素子を含み、
    前記第１半導体素子の伝導性ビアは、導電性端子を通じて前記第２半導体素子の伝導性ビアと連結されることを特徴とする請求項２１に記載の半導体素子。
  29. 前記伝導性端子は、前記第１半導体素子の伝導性ビアと前記第２半導体素子の伝導性ビアとの間で整列されることを特徴とする請求項２８に記載の半導体素子。
  30. 前記伝導性端子は、水平的にオフセットされて前記第１半導体素子の伝導性ビアと前記第２半導体素子の伝導性ビアとは、整列されないことを特徴とする請求項２８に記載の半導体素子。
  31. コマンド信号とアドレス信号とを発生させるメモリコントローラと、
    複数個のメモリ素子を含むメモリモジュールと、を含み、
    前記メモリモジュールは、前記コマンド信号と前記アドレス信号とが伝達されて前記メモリ素子のうち少なくともいずれか１つに格納及び検索し、
    前記メモリ素子各々は、
    第１面とその反対面である第２面を含み、水平方向に伸張する基板と、
    前記基板の第１面上に提供された絶縁膜と、
    前記基板を貫通して前記水平方向に伸張される前記基板に対して垂直方向に延長され、前記基板の第１面を通過するように延長されて前記基板の第１面に対して前記垂直方向に突出された第１端部を有する伝導性ビアと、
    前記伝導性ビアと離隔され、前記伝導性ビアの側面に提供された前記絶縁膜内に形成された、そしてラウンド形状の断面プロフィールの最外側縁を有する整列キーリセスと、を含むことを特徴とするメモリシステム。
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