JP2014123740A5 - 貫通電極を有する半導体素子及びその製造方法 - Google Patents

Description

本発明は半導体に係り、より詳しくは、貫通電極を有する半導体素子及びその製造方法に関する。

本発明のその他の目的は貫通電極が汚染されるか、或いは異物質が発生されることを無くす半導体素子及びその製造方法を提供することにある。

Claims (25)

1. 基板を貫通して垂直方向に延長され、前記基板の第１面を通過するように延長されて前記基板の第１面に対して前記垂直方向に突出された第１端部を有する導電性ビアを形成する工程と、
   前記導電性ビアの第１端部及び前記基板の第１面上に絶縁膜を形成する工程と、
   前記絶縁膜上にマスク膜を形成し、前記マスク膜をパターニングして前記導電性ビア部に開口部を有するマスク膜パターンを形成する工程と、
   前記マスク膜パターンの上部を除去して前記導電性ビアの第１端部上に形成された前記絶縁膜のキャッピング部を露出させる工程と、
   前記マスク膜パターンをエッチングマスクとして利用して、前記導電性ビアと離隔されて前記導電性ビアの側面に形成された前記絶縁膜の一部を前記導電性ビアの第１端部上に形成された前記絶縁膜のキャッピング部と同時に除去して、前記絶縁膜内にリセスを形成する工程と、を有することを特徴とする半導体素子の製造方法。
2. 前記マスク膜パターンをエッチングマスクとして利用して、前記導電性ビアと離隔されて前記導電性ビアの側面に形成された前記絶縁膜の一部を前記導電性ビアの第１端部上に形成された前記絶縁膜のキャッピング部と同時に除去した後に、前記導電性ビアを平坦化する工程を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
3. 前記導電性ビアを平坦化する工程において、前記絶縁膜の一部が除去されて形成される整列キーの開口部の角部がラウンド形状の断面プロフィールに形成されることを特徴とする請求項２に記載の半導体素子の製造方法。
4. 前記マスク膜パターンをエッチングマスクとして利用して、前記導電性ビアと離隔されて前記導電性ビアの側面に形成された前記絶縁膜の一部を前記導電性ビアの第１端部上に形成された前記絶縁膜のキャッピング部と同時に除去する前に、前記マスク膜パターンのうちの少なくとも上部を除去する工程を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
5. 前記マスク膜パターンをエッチングマスクとして利用して、前記導電性ビアと離隔されて前記導電性ビアの側面に形成された前記絶縁膜の一部を前記導電性ビアの第１端部上に形成された前記絶縁膜のキャッピング部と同時に除去した後に、前記マスク膜パターンを除去する工程を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
6. 前記絶縁膜を形成する工程は、
   前記導電性ビアの第１端部及び前記基板の第１面上に下部絶縁膜を形成する工程と、
   前記下部絶縁膜上に前記下部絶縁膜に関してエッチング作用選択性を有する上部絶縁膜を形成する工程と、を含み、
   前記絶縁膜の一部を除去する工程は、前記上部絶縁膜のうちの少なくとも一部を除去して前記上部絶縁膜内に前記リセスを形成する工程を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
7. 前記絶縁膜の一部を除去する工程は、前記下部絶縁膜のうちの少なくとも一部を除去して前記下部絶縁膜内に前記リセスを形成する工程を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
8. 前記絶縁膜上にマスク膜を形成する工程は、前記基板の第１面上で第１厚さを有する前記マスク膜の第１部分を形成し、前記導電性ビアの第１端部上で第２厚さを有する前記マスク膜の第２部分を形成する工程を含み、
   前記第１厚さは、前記第２厚さに比べて大きいことを特徴とする請求項１に記載の半導体素子の製造方法。
9. 前記絶縁膜上にマスク膜を形成する工程は、平坦な上面を有する前記マスク膜を形成する工程を含むことを特徴とする請求項８に記載の半導体素子の製造方法。
10. 前記マスク膜の第１部分は、前記基板の上面に対して第１高さを有する上面を含み、
    前記導電性ビアの第１端部上に形成された前記絶縁膜は、前記基板の上面に対して第２高さを有する上面を含み、
    前記第１高さは、前記第２高さに比べて小さいことを特徴とする請求項８に記載の半導体素子の製造方法。
11. 前記マスク膜の第１部分は、前記基板の上面に対して第１高さを有する上面を含み、
    前記絶縁膜のキャッピング部は、前記基板の上面に対して第２高さを有する上面を含み、
    前記第１高さは、前記第２高さに比べて大きいことを特徴とする請求項８に記載の半導体素子の製造方法。
12. 前記マスク膜パターンの上部を更に除去してリセスされたマスク膜パターンを形成する工程と、
    前記リセスされたマスク膜パターンをエッチングマスクとして利用して、前記導電性ビアと離隔されて前記導電性ビアの側面に形成された前記絶縁膜の一部を除去する工程と、を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
13. 前記マスク膜をパターニングしてマスク膜パターンを形成する工程は、
    光エネルギーによって完全露光された第１露光領域と光エネルギーによって部分露光された第２露光領域とを形成する工程と、
    前記第１露光領域を除去して前記リセスに対応する前記絶縁膜の一部を露出させる開口部を形成する工程と、
    前記第２露光領域を除去して前記キャッピング部に対応する前記絶縁膜の一部を露出させる開口部を形成する工程と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
14. 基板を貫通して垂直方向に延長され、前記基板の第１面を通過するように延長されて前記基板の第１面に対して前記垂直方向に突出された第１端部を有する導電性ビアを形成する工程と、
    前記導電性ビアの第１端部及び前記基板の第１面上に絶縁膜を形成する工程と、
    前記絶縁膜上にマスク膜を形成し、前記マスク膜をパターニングして前記導電性ビア部に開口部を有するマスク膜パターンを形成する工程と、
    前記マスク膜パターンの上部を除去して前記導電性ビアの第１端部上に形成された前記絶縁膜のキャッピング部を露出させる工程と、
    前記マスク膜パターンをエッチングマスクとして利用して、前記導電性ビアと離隔されて前記導電性ビアの側面に形成された前記絶縁膜の一部を除去して前記絶縁膜内に整列キー開口部を形成し、前記整列キーを形成した後に前記導電性ビアの第１端部を平坦化する工程と、を有することを特徴とする半導体素子の製造方法。
15. 前記マスク膜パターンをエッチングマスクとして利用して、前記導電性ビアと離隔されて前記導電性ビアの側面に形成された前記絶縁膜の一部を除去して前記絶縁膜内に整列キー開口部を形成する工程は、前記導電性ビアの第１端部上に形成された前記絶縁膜のキャッピング部を除去する工程と共に進行されることを特徴とする請求項１４に記載の半導体素子の製造方法。
16. 第１面及びその反対面である第２面を含み水平方向に伸張された基板と、
    前記基板の第１面上に提供された絶縁膜と、
    前記基板を貫通して前記水平方向に伸張された前記基板に対して垂直方向に延長され、前記基板の第１面を通過するように延長されて前記基板の第１面に対して前記垂直方向に突出された第１端部を有する導電性ビアと、
    前記導電性ビアと離隔されて前記導電性ビアの側面に提供された前記絶縁膜内に形成されたラウンド形状の断面プロフィールの最外側縁を有する整列キーリセスと、を有することを特徴とする半導体素子。
17. 前記絶縁膜は、前記基板の第１面上に提供された下部絶縁膜と前記下部絶縁膜上に提供された上部絶縁膜とを含み、
    前記下部絶縁膜と前記上部絶縁膜とは、互に異なるエッチング作用選択性を有し、
    前記整列キーリセスは、前記上部絶縁膜内に提供されることを特徴とする請求項１６に記載の半導体素子。
18. 前記整列キーリセスは、前記上部絶縁膜内に形成された部分リセスを含むことを特徴とする請求項１７に記載の半導体素子。
19. 前記整列キーリセスは、前記上部絶縁膜内に形成された完全リセスを含むことを特徴とする請求項１７に記載の半導体素子。
20. 前記整列キーリセスは、前記上部絶縁膜内に形成された完全リセスと前記下部絶縁膜内に形成された部分リセスとを含むことを特徴とする請求項１７に記載の半導体素子。
21. 前記下部絶縁膜は、前記導電性ビアに沿って前記基板の第１面から伸張されることを特徴とする請求項１７に記載の半導体素子。
22. 前記導電性ビアの側壁の間に提供されたビア絶縁膜を更に含むことを特徴とする請求項１７に記載の半導体素子。
23. 前記半導体素子は、第１半導体素子及び第２半導体素子を含み、
    前記第１半導体素子の導電性ビアは、導電性端子を通じて前記第２半導体素子の導電性ビアと連結されることを特徴とする請求項１６に記載の半導体素子。
24. 前記導電性端子は、前記第１半導体素子の導電性ビアと前記第２半導体素子の導電性ビアとの間で整列されることを特徴とする請求項２３に記載の半導体素子。
25. 前記導電性端子は、水平的にオフセットされて前記第１半導体素子の導電性ビアと前記第２半導体素子の導電性ビアとが整列されないことを特徴とする請求項２３に記載の半導体素子。