JP2015216344A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2015216344A5 JP2015216344A5 JP2014211905A JP2014211905A JP2015216344A5 JP 2015216344 A5 JP2015216344 A5 JP 2015216344A5 JP 2014211905 A JP2014211905 A JP 2014211905A JP 2014211905 A JP2014211905 A JP 2014211905A JP 2015216344 A5 JP2015216344 A5 JP 2015216344A5
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal
- metal layer
- forming
- surface treatment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000002184 metal Substances 0.000 claims 48
- 239000010410 layer Substances 0.000 claims 45
- 239000002335 surface treatment layer Substances 0.000 claims 16
- 239000000463 material Substances 0.000 claims 9
- 238000005530 etching Methods 0.000 claims 6
- 238000004519 manufacturing process Methods 0.000 claims 4
- 229910000679 solder Inorganic materials 0.000 claims 1
Claims (10)
- 絶縁層と、
前記絶縁層上に形成された接続端子と、を有し、
前記接続端子は、前記絶縁層上に形成された金属層と、前記金属層の上面に形成された金属ポストと、前記金属ポストの上面及び側面を被覆する表面処理層と、を備え、
前記金属層は、前記表面処理層の材料に対して不活性な材料から構成され、
平面視において、前記金属ポストの外側には、前記金属層の上面外縁部が露出し、
平面視において、前記表面処理層は、前記金属層の上面外縁部を露出するように形成されている配線基板。 - 絶縁層と、
前記絶縁層上に形成された接続端子と、を有し、
前記接続端子は、前記絶縁層上に形成された金属層と、前記金属層の上面に形成された金属ポストと、前記金属ポストの上面及び側面を被覆する表面処理層と、を備え、
前記金属層は、前記表面処理層の材料に対して不活性な材料から構成され、
平面視において、前記金属ポストの外側には、前記金属層の上面外縁部が露出し、
平面視において、前記表面処理層は、前記金属層の上面外縁部及び側面を覆うように形成されている配線基板。 - 前記金属層は、前記表面処理層よりも、はんだとの親和性が悪い材料から構成されている請求項1又は2記載の配線基板。
- 前記金属ポストと前記表面処理層との密着力は、前記金属層と前記表面処理層との密着力よりも大きい請求項1乃至3の何れか一項記載の配線基板。
- 前記金属層と前記表面処理層とが対向する部分に空洞部が形成されている請求項1乃至4の何れか一項記載の配線基板。
- 前記絶縁層には突起部が設けられ、
前記接続端子は前記突起部上に形成されている請求項1乃至5の何れか一項記載の配線基板。 - 絶縁層上に接続端子を形成する工程を有し、
前記接続端子を形成する工程は、前記絶縁層上に金属層を形成する工程と、前記金属層の上面に金属ポストを形成する工程と、前記金属層をエッチングで除去する工程と、前記金属ポストの上面及び側面を被覆する表面処理層を形成する工程と、を備え、
前記金属層は、前記表面処理層の材料に対して不活性な材料から構成され、
前記接続端子を形成する工程では、
平面視において、前記金属ポストの外側に、前記金属層の上面外縁部が露出し、
平面視において、前記表面処理層は、前記金属層の上面外縁部を露出するように形成される配線基板の製造方法。 - 絶縁層上に接続端子を形成する工程を有し、
前記接続端子を形成する工程は、前記絶縁層上に金属層を形成する工程と、前記金属層の上面に金属ポストを形成する工程と、前記金属層をエッチングで除去する工程と、前記金属ポストの上面及び側面を被覆する表面処理層を形成する工程と、を備え、
前記金属層は、前記表面処理層の材料に対して不活性な材料から構成され、
前記接続端子を形成する工程では、
平面視において、前記金属ポストの外側に、前記金属層の上面外縁部が露出し、
平面視において、前記表面処理層は、前記金属層の上面外縁部及び側面を覆うように形成される配線基板の製造方法。 - 前記接続端子を形成する工程は、
前記絶縁層の上面全面に形成された前記金属層上に選択的に前記金属ポストを形成する工程を含み、
前記エッチングで除去する工程では、
平面視において、前記金属ポストの外側に前記金属層の外縁部が残るように、前記金属層のエッチング量を制御する請求項7又は8記載の配線基板の製造方法。 - 前記接続端子を形成する工程は、
前記絶縁層の上面全面に形成された前記金属層上に選択的に前記金属ポストを形成する工程を含み、
前記エッチングで除去する工程では、
前記金属ポストの外側の前記金属層をエッチングで除去すると共に、前記金属ポストの外側の前記絶縁層の表面を削り、前記絶縁層に突起部を形成する請求項7又は8記載の配線基板の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014211905A JP6373716B2 (ja) | 2014-04-21 | 2014-10-16 | 配線基板及びその製造方法 |
US14/675,819 US9545016B2 (en) | 2014-04-21 | 2015-04-01 | Wiring substrate and method for manufacturing wiring substrate |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014087731 | 2014-04-21 | ||
JP2014087731 | 2014-04-21 | ||
JP2014211905A JP6373716B2 (ja) | 2014-04-21 | 2014-10-16 | 配線基板及びその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2015216344A JP2015216344A (ja) | 2015-12-03 |
JP2015216344A5 true JP2015216344A5 (ja) | 2017-08-10 |
JP6373716B2 JP6373716B2 (ja) | 2018-08-15 |
Family
ID=54323226
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014211905A Active JP6373716B2 (ja) | 2014-04-21 | 2014-10-16 | 配線基板及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9545016B2 (ja) |
JP (1) | JP6373716B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6702108B2 (ja) * | 2016-09-14 | 2020-05-27 | 富士通株式会社 | 端子構造、半導体装置、電子装置及び端子の形成方法 |
JP6691031B2 (ja) * | 2016-10-05 | 2020-04-28 | 新光電気工業株式会社 | 配線基板及びその製造方法、半導体パッケージ |
KR102493591B1 (ko) | 2018-06-26 | 2023-01-31 | 교세라 가부시키가이샤 | 배선 기판 |
CN109729639B (zh) * | 2018-12-24 | 2020-11-20 | 奥特斯科技(重庆)有限公司 | 在无芯基板上包括柱体的部件承载件 |
JP2020188208A (ja) * | 2019-05-16 | 2020-11-19 | イビデン株式会社 | プリント配線板とプリント配線板の製造方法 |
JP7330282B2 (ja) * | 2019-09-30 | 2023-08-21 | 京セラ株式会社 | 配線基板 |
US20230337361A1 (en) | 2020-09-28 | 2023-10-19 | Kyocera Corporation | Wiring board |
JP2022178590A (ja) * | 2021-05-20 | 2022-12-02 | Tdk株式会社 | 電子部品 |
TWI780972B (zh) * | 2021-11-02 | 2022-10-11 | 頎邦科技股份有限公司 | 半導體裝置之製造方法 |
KR20240131389A (ko) | 2022-01-31 | 2024-08-30 | 교세라 가부시키가이샤 | 배선 기판 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2616063B2 (ja) * | 1989-11-16 | 1997-06-04 | 富士電機株式会社 | バンプ電極の製造方法 |
JPH04196392A (ja) | 1990-11-28 | 1992-07-16 | Hitachi Ltd | 薄膜配線回路用はんだ付け電極 |
JP3829325B2 (ja) * | 2002-02-07 | 2006-10-04 | 日本電気株式会社 | 半導体素子およびその製造方法並びに半導体装置の製造方法 |
JP3733077B2 (ja) * | 2002-03-19 | 2006-01-11 | シチズン時計株式会社 | 半導体装置およびその製造方法 |
JP3703455B2 (ja) * | 2002-12-13 | 2005-10-05 | Necエレクトロニクス株式会社 | 二層バンプの形成方法 |
US7008867B2 (en) * | 2003-02-21 | 2006-03-07 | Aptos Corporation | Method for forming copper bump antioxidation surface |
JP2005123247A (ja) * | 2003-10-14 | 2005-05-12 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP5118300B2 (ja) | 2005-12-20 | 2013-01-16 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
JP2006332694A (ja) * | 2006-07-24 | 2006-12-07 | Megic Corp | 半導体表面上に金属バンプを形成する方法 |
KR100850212B1 (ko) * | 2007-04-20 | 2008-08-04 | 삼성전자주식회사 | 균일한 무전해 도금 두께를 얻을 수 있는 반도체 소자의제조방법 |
US20090233436A1 (en) * | 2008-03-12 | 2009-09-17 | Stats Chippac, Ltd. | Semiconductor Device Having High-Density Interconnect Array with Core Pillars Formed With OSP Coating |
JP5056718B2 (ja) | 2008-10-16 | 2012-10-24 | 株式会社デンソー | 電子装置の製造方法 |
US8232193B2 (en) * | 2010-07-08 | 2012-07-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming Cu pillar capped by barrier layer |
JP5865630B2 (ja) * | 2011-08-23 | 2016-02-17 | 京セラ株式会社 | 電極構造、半導体素子、半導体装置、サーマルヘッドおよびサーマルプリンタ |
-
2014
- 2014-10-16 JP JP2014211905A patent/JP6373716B2/ja active Active
-
2015
- 2015-04-01 US US14/675,819 patent/US9545016B2/en active Active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2015216344A5 (ja) | ||
JP2015065426A5 (ja) | 半導体装置の作製方法 | |
JP2014212305A5 (ja) | 半導体装置の作製方法 | |
JP2013251255A5 (ja) | ||
JP2014208899A5 (ja) | ||
JP2015070007A5 (ja) | ||
JP2016173541A5 (ja) | ||
JP2014003087A5 (ja) | ||
JP2016096292A5 (ja) | ||
JP2015195288A5 (ja) | ||
JP2016063046A5 (ja) | ||
JP2016207959A5 (ja) | ||
JP2016066792A5 (ja) | ||
WO2015038367A3 (en) | Forming through wafer vias in glass | |
JP2014049558A5 (ja) | ||
JP2016018806A5 (ja) | ||
JP2015102844A5 (ja) | ||
TW201615066A (en) | Electronic package and method of manufacture | |
WO2016155965A3 (de) | Kontaktanordnung und verfahren zu herstellung der kontaktanordnung | |
JP2015225872A5 (ja) | ||
JP2013232484A5 (ja) | ||
WO2013095692A3 (en) | Electrical fuse and method of making the same | |
JP2017028282A5 (ja) | ||
PT3875248T (pt) | Método para produzir uma estrutura tridimensional numa superfície de um substrato plano | |
JP2014143399A5 (ja) |