WO2014184035A1 - Verfahren zum erzeugen eines durchkontakts in einem cmos-substrat - Google Patents

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WO2014184035A1
WO2014184035A1 PCT/EP2014/059125 EP2014059125W WO2014184035A1 WO 2014184035 A1 WO2014184035 A1 WO 2014184035A1 EP 2014059125 W EP2014059125 W EP 2014059125W WO 2014184035 A1 WO2014184035 A1 WO 2014184035A1
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contact
base substrate
substrate
trench
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PCT/EP2014/059125
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Jochen Reinmuth
Peter Brauchle
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Robert Bosch Gmbh
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Definitions

  • the invention relates to a method for producing a via in a CMOS substrate which extends over at least the heavily doped base substrate of the CMOS substrate and at least one lightly doped functional layer on the base substrate.
  • a via in a CMOS substrate which extends over at least the heavily doped base substrate of the CMOS substrate and at least one lightly doped functional layer on the base substrate.
  • at least one opening in the functional layer which extends from the front side of the functional layer at least to the base substrate, is generated in the region of the through contact to be produced.
  • This opening is at least partially filled with a conductive material.
  • the via is defined by at least one backside trench extending from the back side of the base substrate to the functional layer of the CMOS substrate.
  • the invention relates to a CMOS substrate, in which such a contact is realized.
  • CMOS processes use a highly doped semiconductor wafer as a starting or base substrate with a lightly doped epi-layer as the functional layer, in which circuit components are realized.
  • the semiconductor wafer here consists of a silicon base substrate with a low electrical resistance and a functional layer, which has a high electrical resistance.
  • the known method includes a front side process and a back side process.
  • the functional layer is structured in order to generate islands of a low-resistance semiconductor material within the high-resistance functional layer Contact with the low-resistance material of the base substrate.
  • the via is defined, with the aid of a circumferential trench trench, which extends over the base substrate into the functional layer and is filled with a dielectric material.
  • the through-contact is therefore structured out of the low-resistance material of the base substrate and electrically insulated with the aid of the dielectric material in the trench trench against the adjacent substrate material.
  • the high-resistance functional layer on the base substrate is bridged by at least one low-coherent island, so that the through-contact has a low electrical resistance overall.
  • the present invention further develops the method known from WO 2007/089207 so that it can be easily and inexpensively integrated into a CMOS process.
  • the opening in the functional layer is realized according to the invention in the form of at least one front side center, which extends over the entire functional layer into the base substrate.
  • the front-side trench filled with a conductive material is then used according to the invention for electrically connecting the through-contact to at least one wiring level of a layer structure on the functional layer.
  • isolation trenches are generated in the wafer front side, which extend over the entire functional layer into the base substrate and delimit the respective circuit areas. These isolation trenches are then at least partially filled with a dielectric material.
  • the front-side sections of vias of the type in question can likewise be applied in a front-side trench process, so that only one structuring process is required to produce the vias and any isolation trenches is.
  • the structuring of the functional layer in the context of the method according to the invention is thus based on a known process sequence and only requires a layout adaptation of the trench mask.
  • Trench trenches in the functional layer can be very well filled with known methods of semiconductor processing, in such a way that the surface of the
  • Function layer is relatively flat and closed. This is utilized in the front-side electrical contacting of the through contact produced according to the invention. Namely, the through-contact is treated in the same way as a circuit function implemented in the CMOS process and simply connected to a wiring level above the functional layer. This also does not require a separate process step, but only a layout adaptation in the realization of the layer structure with the wiring levels.
  • a plurality of narrow front side centers in the functional layer are produced in the front side process, which are arranged like a grid in the region of the through contact to be produced.
  • Narrow trench trenches are particularly easy to fill with standard methods, such as CVD deposition, which is advantageous with regard to the integration of the method according to the invention into a standard CMOS process. Since the high-resistance functional layer is electrically bridged in this process variant with multiple or a plurality of filled Vorderriosentrenchs, the electrical resistance of a through contact thus produced can be kept low despite the narrow trenches.
  • the dielectric layer on the side wall of the front side center then also forms a reliable electrical insulation against the adjacent semiconductor material in the region of the functional layer.
  • This process variant is suitable, for example, when insulation trenches are generated in the CMOS process and completely or partially filled with a dielectric material. In this case, the processing of the isolation trenches and the vias can be largely parallel.
  • conductive materials for filling the front trench trenches highly doped polysilicon and / or tungsten W are preferably used. Both materials can be easily deposited in a LPCVD or a CVD process in narrow trench trenches with a high aspect ratio. In addition, both materials can also be selectively removed again from the surface of the functional layer in a standard CMP process. In the case of tungsten, however, the side wall of the trench trench should be provided with a diffusion barrier, for example of Ti / TiN or Ta / TaN, before the deposition.
  • the method according to the invention provides for the purpose of defining the through contact with the aid of a rear side center, ie to structure it out of the highly doped base substrate and possibly also out of the functional layer.
  • the backside trench extends in any case over the entire thickness of the base substrate to the functional layer, but may also extend over the entire functional layer, depending on whether in the region of the functional layer, an electrical insulation of the via against the adjacent semiconductor material is required.
  • such a backside trench can function as electrical insulation even without introducing dielectric material.
  • the layer structure is mechanically weakened by such a backside trench in the region of the via contact, which is especially true during assembly and external contacting of a CMOS device may prove disadvantageous.
  • the backside trench of the via can simply be at least partially filled with a dielectric material.
  • Through-contact area during assembly and external contacting of a CMOS device can be reduced simply by generating at least one redistribution layer on the rear side of the base substrate, in which at least one contact surface is formed for the via, and this contact surface is arranged offset to the through-contact ,
  • Fig. La to lf illustrate a first variant of the invention
  • FIG. 2 shows a schematic sectional view of a CMOS substrate with a generated according to the invention Through contact and
  • FIGS. 4a to 4f illustrate a third variant of the invention
  • CMOS substrate 100 which consists of a highly doped, ie low-resistance base substrate 1 and a weakly doped, ie, high-quality functional layer 2 in all four variants of the method shown here.
  • the functional layer 2 is an epitaxial layer on the base substrate 1.
  • a plurality of trench trenches 21 arranged next to one another in a grid-like manner were first produced in the functional layer 2.
  • the grid of the trenches 21 is arranged in the region of the through-contact to be produced and largely covers it.
  • the trench trenches 21 have a high aspect ratio, i. they are very narrow compared to their depth, and extend from the substrate front side over the entire functional layer 2 into the base substrate 1.
  • the CMOS substrate structured in this way is shown in FIG. 1a.
  • the trenches 21 were filled with an electrically conductive material.
  • highly doped polysilicon 3 was deposited on the structured substrate surface in an LP CVD method, which is illustrated in FIG. 1b. This deposition method is also particularly suitable for filling narrow trench trenches with a high aspect ratio.
  • the polysilicon 3 was then again completely removed from the substrate surface by means of a CMP method, but not from the trenches 21.
  • the result of this planarization step is shown in FIG. 1c.
  • FIG. 1 d shows the CMOS substrate 100 after a CMOS processing in which first circuit components 23 have been produced in the functional layer 2 and then a backend stack 4 having a plurality of wiring levels 41 has been produced over the functional layer 2.
  • a unspecified here carrier 5 was mounted.
  • This may be, for example, another CMOS substrate or component or else a MEMS substrate or component.
  • the complement each other
  • FIG. 1 d illustrates that those filled with highly doped polysilicon 3 are filled
  • Trench trenches 21 were just connected to the wiring levels 41 of the backend stack 4 as the circuit components 23.
  • Completion of the CMOS process thinned on the reverse side can be done for example by grinding.
  • Particularly advantageous are target thicknesses in the range of ⁇ to 150 ⁇ .
  • FIG. 1 shows that the backside trench 13 extends here from the masked substrate rear side through the base substrate 1 and the functional layer 2 as far as the back end stack 4.
  • connection pad 6 was also provided on the rear dielectric layer 14, which makes possible an external contacting of the through-contact 10 with the aid of a solder ball 62.
  • This connection pad 6 is formed in a back-side metallization and is connected via a contact opening 61 in the dielectric layer 11/14 with the base substrate 1 in the region of the through-contact 10 in connection.
  • Fig. Lf shows that the terminal pad 6 is arranged offset to the mechanically sensitive through-hole 10 in the present embodiment.
  • the CMOS substrate 100 was first patterned in a front-side trenching process.
  • trenches 22 were also generated in the area of the through contact to be produced in order to decouple individual regions of the functional layer 2 electrically.
  • Trench trenches 22 are referred to as deep trench isolation in the CMOS substrate. net. Both the raster-like trench trenches 21 and the isolation trenches 22 have a high aspect ratio and extend from the substrate front side over the entire functional layer 2 into the base substrate 1.
  • FIG. 2 a shows the thus structured CMOS substrate 100 on which an oxide layer 7 was separated. In this case, the isolation strands 22 were completely filled with oxide 7, while in the here somewhat wider trench trenches 21 advantageously still a cavity remains. Namely, in a next method step, the oxide 7 is selectively removed again from the region of the through contact to be produced, in particular from the trench trenches 21. The result of this etching process, for which the surface of the CMOS element is
  • FIG. 2b shows the CMOS substrate 100 after removal of the mask 8 and planarization of the front side.
  • FIG. 2 d shows the CMOS substrate 100 after a CMOS processing, in which first circuit components 23 have been produced in the functional layer 2 and then a backend stack 4 with a plurality of wiring levels 41.
  • the trench trenches 21 filled with highly doped polysilicon 3 have become connected here via the pad 31 to the lowest wiring level 41 of the backend stack 4.
  • the CMOS substrate 100 was thinned back before the backside trench 13 was created to define the via 10, as described in connection with FIGS. 1a to 1f.
  • the rear side trench 13 extends from the masked substrate rear side through the base substrate 1 and the functional layer 2 to the back end stack 4.
  • FIG. 2 f illustrates that the isolation trenches 22 are not arranged in the region of the through contact 10 but laterally therefrom.
  • the substrate rear side was closed after the backside trenching process with a dielectric layer 11/14 without filling the backside trench 13.
  • a connection pad 6 was also formed for external contacting of the through-contact 10, which via a contact opening
  • FIG. 2f shows that the connection pad 6 is also offset from the through-contact 10 here.
  • the isolation trench 22 are completely filled with a dielectric material, namely the oxide 7.
  • a deep trench isolation is known in which the isolation trench are lined only with a dielectric material, but then filled with highly doped polysilicon to connect the Isolationstrenchs to the potential of the base substrate.
  • FIG. 3 illustrates that the production of vias of the type in question can also be reconciled very well with the realization of such a deep trench isolation in a CMOS substrate.
  • CMOS substrate 100 For this purpose, as part of the front-side processing of the CMOS substrate 100, wider trenches 21 have been produced in the region of the via 10, and trench trenches 22 as isolation trenches extend from the substrate front side over the entire functional layer 2 into the base substrate 1.
  • the substrate surface structured in this way was then provided with an oxide layer 7, which also extends over the trench trench walls.
  • This oxide layer 7 was opened in the bottom area of the trench trenches 21 and 22 before the trench trenches 21 and 22 were completely filled with highly doped polysilicon 3. As a result, the polysilicon 3 is in contact with the heavily doped base substrate 1 of the CMOS substrate 100.
  • the trench trenches 21 filled in the region of the via 10 were then connected to the lowest wiring plane 41 of the backend stack 4, which overlies the Function layer 2 has been constructed.
  • the via 10 was finally freed by a backside trench 13 in the base substrate 1 and the functional layer 2.
  • the isolation trenches 22 are likewise not arranged in the region of the via 10 but laterally therefrom.
  • the front side centers 21 of the through contacts 10 which are filled with an electrically conductive material are applied together with the layer structure of the backend stack 4, ie after the circuit functions 23 have been integrated into the functional layer 2 ,
  • FIG. 4 a shows the CMOS substrate 100 with the circuit functions 23 and a first dielectric layer 42 of the backend stack 4. This is, for example, an oxide layer.
  • This dielectric layer 42 has been patterned to produce, firstly, contact openings 43 to the circuit functions 23 in the functional layer 2 and, second, etch openings 44 for a front-side trenching process. These etching openings 44 are arranged in the region of the via to be produced.
  • FIG. 4 b illustrates that the trench trenches 21 are arranged next to one another in a grid-like manner corresponding to the etching openings 44 in the oxide layer 42 and extend from the substrate front side over the entire functional layer 2 into the base substrate 1.
  • Fig. 4c shows the CMOS substrate 100 after a planarization step in which also the conductive material has been removed from the substrate surface.
  • FIG. 4d shows the CMOS substrate 100 after the completion of the backend stack 4 and after the backside trenching process, in which the through-contact 10 has been freed.
  • the contact 10 is connected to the lowermost wiring levels 41 of the backend stack 4.
  • the rear contact region was not applied laterally from the through-contact 10 but rather on the through-contact 10.
  • the layer structure in the region of the through contact 10 has been stabilized in that the backside trench 13 is first equipped with a dielectric material, such as an oxide layer 14. dressed and then filled. Filling materials 9, such as polysilicon, poly-SiGe or even SiGe with a sputtered poly-Si starter layer, are suitable for this purpose.
  • the substrate backside was then planarized before the backside contact 63 was created on the via 10.

Abstract

Es wird ein Verfahren zum Erzeugen eines Durchkontakts in einem CMOS- Substrat vorgeschlagen, das sich einfach und kostengünstig in einen CMOS- Prozess integrieren lässt. Der Durchkontakt (10) soll sich zumindest über das hochdotierte Grundsubstrat (1) des CMOS-Substrats (100) und mindestens eine schwachdotierte Funktionsschicht (2) auf dem Grundsubstrat (1) erstrecken. Dazu wird im Bereich des zu erzeugenden Durchkontakts (10) mindestens eine Öffnung in Form eines Vorderseitentrenchs (21) in der Funktionsschicht (2) erzeugt, der sich über die gesamte Funktionsschicht (2) bis in das Grundsubstrat (1) erstreckt. Der Vorderseitentrench (21) wird zumindest teilweise mit einem leitfähigen Material (3) verfüllt und an mindestens eine Verdrahtungsebene (41) eines Schichtaufbaus (4) auf der Funktionsschicht (2) elektrisch angebunden. Der Durchkontakt (10) wird durch mindestens einen Rückseitentrench (13) definiert, der sich von der Rückseite des Grundsubstrats (1) bis in die Funktionsschicht (2) des CMOS-Substrats (100) erstreckt.

Description

Beschreibung Titel
Verfahren zum Erzeugen eines Durchkontakts in einem CM OS- Substrat Stand der Technik
Die Erfindung betrifft ein Verfahren zum Erzeugen eines Durchkontakts in einem CMOS-Substrat, der sich zumindest über das hochdotierte Grundsubstrat des CMOS-Substrats und mindestens eine schwachdotierte Funktionsschicht auf dem Grundsubstrat erstreckt. Dazu wird im Bereich des zu erzeugenden Durchkontakts mindestens eine Öffnung in der Funktionsschicht erzeugt, die sich von der Vorderseite der Funktionsschicht zumindest bis zum Grundsubstrat erstreckt. Diese Öffnung wird zumindest teilweise mit einem leitfähigen Material verfüllt. Außerdem wird der Durchkontakt durch mindestens einen Rückseitentrench definiert, der sich von der Rückseite des Grundsubstrats bis in die Funktionsschicht des CMOS-Substrats erstreckt.
Des Weiteren betrifft die Erfindung ein CMOS-Substrat, in dem ein derartiger Durchkontakt realisiert ist.
Viele CMOS-Prozesse verwenden als Start- bzw. Grundsubstrat einen hochdotierten Halbleiterwafer mit einer schwachdotierten Epi-Schicht als Funktionsschicht, in der Schaltungskomponenten realisiert werden.
In der WO 2007/089207 AI wird ein Verfahren der eingangs genannten Art beschrieben, mit dem ein Durchkontakt in einem solchen Halbleiterwafer erzeugt wird. Der Halbleiterwafer besteht hier aus einem Silizium-Grundsubstrat mit einem niedrigen elektrischen Widerstand und einer Funktionsschicht, die einen hohen elektrischen Widerstand aufweist. Das bekannte Verfahren umfasst einen Vorderseitenprozess und einen Rückseitenprozess. Im Vorderseitenprozess wird die Funktionsschicht strukturiert, um innerhalb der hochohmigen Funktionsschicht Inseln aus einem niederohmigen Halbleitermaterial zu erzeugen, die in Kontakt mit dem niederohmigen Material des Grundsubstrats stehen. Im Rück- seitenprozess wird der Durchkontakt definiert, und zwar mit Hilfe eines umlaufenden Trenchgrabens, der sich über das Grundsubstrat bis in die Funktionsschicht erstreckt und mit einem dielektrischen Material verfüllt wird. Der Durch- kontakt wird hier also aus dem niederohmigen Material des Grundsubstrats herausstrukturiert und mit Hilfe des dielektrischen Materials im Trenchgraben gegen das angrenzenden Substratmaterial elektrisch isoliert. Die hochohmige Funktionsschicht auf dem Grundsubstrat wird durch mindestens eine niederoh- mige Insel überbrückt, so dass der Durchkontakt insgesamt einen niedrigen elektrischen Widerstand aufweist.
Offenbarung der Erfindung Mit der vorliegenden Erfindung wird das aus der WO 2007/089207 bekannte Verfahren weiterentwickelt, so dass es sich einfach und kostengünstig in einen CMOS-Prozess integrieren lässt.
Dazu wird die Öffnung in der Funktionsschicht erfindungsgemäß in Form mindestens eines Vorderseitentrenchs realisiert, der sich über die gesamte Funktionsschicht bis in das Grundsubstrat erstreckt. Der mit einem leitfähigen Material verfüllte Vorderseitentrench wird dann erfindungsgemäß dazu genutzt, um den Durchkontakt an mindestens eine Verdrahtungsebene eines Schichtaufbaus auf der Funktionsschicht elektrisch anzubinden.
Viele CMOS-Prozesse verwenden eine Deep-Trench-Isolation, um innerhalb der Funktionsschicht einzelne Schaltungsbereiche elektrisch zu entkoppeln. Dazu werden in der Wafervorderseite Isolationstrenchs erzeugt, die sich über die gesamte Funktionsschicht bis in das Grundsubstrat erstrecken und die jeweiligen Schaltungsbereiche abgrenzen. Diese Isolationstrenchs werden dann zumindest teilweise mit einem dielektrischen Material verfüllt.
Erfindungsgemäß ist erkannt worden, dass die vorderseitigen Abschnitte von Durchkontakten der hier in Rede stehenden Art ebenfalls in einem Vorderseiten- trenchprozess angelegt werden können, so dass zum Erzeugen der Durchkontakte sowie etwaiger Isolationstrenchs nur ein Strukturierungsprozess erforderlich ist. Die Strukturierung der Funktionsschicht im Rahmen des erfindungsgemäßen Verfahrens beruht also auf einer bekannten Prozessfolge und erfordert lediglich eine Layout-Anpassung der Trenchmaske.
Trenchgräben in der Funktionsschicht lassen sich sehr gut mit bekannten Verfah- ren der Halbleiterprozessierung verfüllen, und zwar so, dass die Oberfläche der
Funktionsschicht vergleichsweise plan und geschlossen ist. Dies wird bei der vorderseitigen elektrischen Kontaktierung des erfindungsgemäß erzeugten Durchkontakts ausgenutzt. Der Durchkontakt wird hier nämlich genauso behandelt wie eine im CMOS-Prozess realisierte Schaltungsfunktion und einfach an ei- ne Verdrahtungsebene über der Funktionsschicht angeschlossen. Dies erfordert ebenfalls keinen gesonderten Prozessschritt, sondern lediglich eine Layout- Anpassung bei der Realisierung des Schichtaufbaus mit den Verdrahtungsebenen.
Die einzelnen Prozessschritte des erfindungsgemäßen Verfahrens lassen sich also sehr gut in einen CMOS-Prozess integrieren. Ggf. können sogar einzelne Prozessschritte des erfindungsgemäßen Verfahrens zusammen mit Prozessschritten zur Realisierung von anderen CMOS- Komponenten, wie z.B. Isola- tionstrenchs und/oder einem Backendstapel, durchgeführt werden.
Grundsätzlich gibt es verschiedene Möglichkeiten für die Realisierung des erfindungsgemäßen Verfahrens, sowohl was den Vorderseitenprozess betrifft - also die Strukturierung der Funktionsschicht und das Verfüllen der Vorderseitent- renchs mit einem elektrisch leitfähigen Material - als auch was den Rückseiten- prozess zur Definition eines Durchkontakts betrifft.
In einer bevorzugten Ausführungsform der Erfindung werden im Vorderseitenprozess mehrere schmale Vorderseitentrenchs in der Funktionsschicht erzeugt, die rasterartig im Bereich des zu erzeugenden Durchkontakts angeordnet sind.
Schmale Trenchgräben lassen sich besonders einfach mit Standardverfahren verfüllen, wie z.B. CVD-Abscheidung, was im Hinblick auf die Integration des erfindungsgemäßen Verfahrens in einen Standard CMOS-Prozess von Vorteil ist. Da die hochohmige Funktionsschicht bei dieser Verfahrensvariante mit mehreren bzw. einer Vielzahl von verfüllten Vorderseitentrenchs elektrisch überbrückt wird, kann der elektrische Widerstand eines so erzeugten Durchkontakts trotz der schmalen Trenchgräben gering gehalten werden. Je nach CMOS-Substrat und CMOS-Prozess kann es von Vorteil sein, die Seitenwandung des mindestens einen Vorderseitentrenchs zunächst mit einer dielektrischen Schicht zu versehen, bevor der Vorderseitentrench mit einem leitfähigen Material verfüllt wird. Dabei muss gewährleistet werden, dass das leitfähige Verfüllmaterial mit dem Grundsubstrat im Bereich des Durchkontakts in Kontakt steht. Die dielektrische Schicht auf der Seitenwandung des Vorderseitentrenchs bildet dann auch im Bereich der Funktionsschicht eine zuverlässige elektrische Isolation gegen das angrenzende Halbleitermaterial. Diese Prozessvariante bietet sich beispielsweise dann an, wenn im Rahmen des CMOS- Prozesses Isola- tionstrenchs erzeugt und mit einem dielektrischen Material ganz oder teilweise verfüllt werden. In diesem Fall kann die Prozessierung der Isolationstrenchs und der Durchkontakte weitgehend parallel erfolgen.
Als leitfähige Materialien zum Verfüllen der Vorderseitentrenchgräben werden bevorzugt hochdotiertes Polysilizium und/oder Wolfram W verwendet. Beide Materialien können einfach in einem LPCVD- bzw. einem CVD-Prozess in schmalen Trenchgräben mit einem hohen Aspektverhältnis abgeschieden werden. Außerdem können beide Materialien in einem Standard-CMP- Verfahren auch wieder selektiv von der Oberfläche der Funktionsschicht entfernt werden. Im Falle von Wolfram sollte die Seitenwandung des Trenchgrabens allerdings vor der Ab- scheidung noch mit einer Diffusionsbarriere, beispielsweise aus Ti/TiN oder Ta/TaN, versehen werden.
Wie bereits erwähnt, sieht das erfindungsgemäße Verfahren vor, den Durchkontakt mit Hilfe eines Rückseitentrenchs zu definieren, d.h. aus dem hochdotierten Grundsubstrat und ggf. auch aus der Funktionsschicht herauszustrukturieren. Der Rückseitentrench erstreckt sich in jedem Fall über die gesamte Dicke des Grundsubstrats bis zur Funktionsschicht, kann sich aber auch noch bis über die gesamte Funktionsschicht erstrecken, je nachdem, ob auch im Bereich der Funktionsschicht eine elektrische Isolation des Durchkontakts gegen das angrenzende Halbleitermaterial erforderlich ist. Grundsätzlich kann ein solcher Rückseitentrench auch ohne Einbringung dielektrischen Materials als elektrische Isolation fungieren. Allerdings wird der Schichtaufbau durch einen solchen Rückseitentrench im Bereich des Durchkontakts mechanisch geschwächt, was sich insbesondere bei der Montage und externen Kontaktierung eines CMOS-Bauelements als nachteilig erweisen kann. Zur Stabilisierung des Bauelementaufbaus kann der Rückseitentrench des Durchkontakts einfach zumindest teilweise mit einem dielektrischen Material verfüllt werden. Ergänzend oder auch alternativ dazu kann die mechanische Belastung des
Durchkontaktbereichs bei der Montage und externen Kontaktierung eines CMOS- Bauelements einfach dadurch verringert werden, dass auf der Rückseite des Grundsubstrats mindestens eine Umverdrahtungsebene erzeugt wird, in der mindestens eine Kontaktfläche für den Durchkontakt ausgebildet wird, und dass die- se Kontaktfläche versetzt zum Durchkontakt angeordnet wird.
Kurze Beschreibung der Zeichnun Wie bereits voranstehend erörtert, gibt es verschiedene Möglichkeiten, die Lehre der vorliegenden Erfindung in vorteilhafter Weise auszugestalten und weiterzubilden. Dazu wird einerseits auf die den unabhängigen Patentansprüchen nachgeordneten Patentansprüche verwiesen und andererseits auf die nachfolgende Beschreibung mehrerer Ausführungsbeispiele der Erfindung anhand der Figuren.
Fig. la bis lf veranschaulichen eine erste Variante des erfindungsgemäßen
Verfahrens anhand von schematischen Schnittdarstellungen durch ein CMOS-Substrat, Fig. 2a bis 2f veranschaulichen die Integration des erfindungsgemäßen Verfahrens in einen bestehenden CMOS-Prozess anhand von schematischen Schnittdarstellungen durch ein CMOS- Substrat, zeigt eine schematische Schnittdarstellung eines CMOS- Substrats mit einem erfindungsgemäß erzeugten Durchkontakt und
Fig. 4a bis 4f veranschaulichen eine dritte Variante des erfindungsgemäßen
Verfahrens anhand von schematischen Schnittdarstellungen durch ein CMOS-Substrat. Ausführungsformen der Erfindung Ausgangspunkt des erfindungsgemäßen Verfahrens ist ein CM OS- Substrat 100, das bei allen vier hier dargestellten Verfahrensvarianten aus einem hochdotierten, also niederohmigen Grundsubstrat 1 und einer schwachdotierten, also ho- chohmigen Funktionsschicht 2 besteht. Bei der Funktionsschicht 2 handelt es sich um eine Epitaxieschicht auf dem Grundsubstrat 1.
Bei der in den Figuren la bis lf dargestellten Variante des erfindungsgemäßen Verfahrens wurden zunächst mehrere rasterartig nebeneinander angeordnete Trenchgräben 21 in der Funktionsschicht 2 erzeugt. Das Raster der Trenchgräben 21 ist im Bereich des zu erzeugenden Durchkontakts angeordnet und deckt diesen weitgehend ab. Die Trenchgräben 21 haben ein hohes Aspektverhältnis, d.h. sie sind sehr schmal im Vergleich zu ihrer Tiefe, und erstrecken sich von der Substratvorderseite über die gesamte Funktionsschicht 2 bis in das Grundsubstrat 1. Das so strukturierte CMOS-Substrat ist in Fig. la dargestellt. Anschließend wurden die Trenchgräben 21 mit einem elektrisch leitfähigen Material verfüllt. Dazu wurde hochdotiertes Polysilizium 3 in einem LP CVD- Verfahren auf der strukturierten Substratoberfläche abgeschieden, was in Fig. lb dargestellt ist. Dieses Abscheideverfahren eignet sich insbesondere auch zum Verfül- len von schmalen Trenchgräben mit einem hohen Aspektverhältnis.
Mit Hilfe eines CMP- Verfahrens wurde das Polysilizium 3 dann wieder vollständig von der Substratoberfläche entfernt, aber nicht aus den Trenchgräben 21. Das Ergebnis dieses Planarisierungsschritts ist in Fig. lc dargestellt.
Fig. ld zeigt das CMOS-Substrat 100 nach einer CMOS-Prozessierung, bei der zunächst Schaltungskomponenten 23 in der Funktionsschicht 2 erzeugt worden sind und dann ein Backendstapel 4 mit mehreren Verdrahtungsebenen 41 über der Funktionsschicht 2 erzeugt worden ist. Auf diesem Schichtaufbau wurde dann ein hier nicht näher spezifizierter Träger 5 montiert. Dabei kann es sich beispielsweise um ein weiteres CMOS-Substrat bzw. -Bauteil oder auch um ein MEMS-Substrat bzw. -Bauteil handeln. Vorteilhafterweise ergänzen sich die
Funktionalität dieses Trägers 5 und die Funktionalität des CMOS-Substrats 100. Fig. ld verdeutlicht, dass die mit hochdotiertem Polysilizium 3 verfüllten
Trenchgräben 21 genauso an die Verdrahtungsebenen 41 des Backendstapels 4 angeschlossen wurden wie die Schaltungskomponenten 23. Im hier beschriebenen Ausführungsbeispiel wird das CMOS-Substrat 100 nach
Abschluss des CMOS- Prozesses rückseitig abgedünnt. Dies kann beispielsweise durch Schleifen erfolgen. Als besonders günstig erweisen sich Zieldicken im Bereich von ΙΟμηι bis 150μηι.
Erst danach wird der Rückseitentrench 13 erzeugt, durch den der Durchkontakt 10 definiert, d.h. gegen das angrenzende Substratmaterial abgegrenzt und elektrisch isoliert wird. Dazu wurde die Substratrückseite mit einer isolierenden Hard- maske 11 für einen Rückseitentrenchprozess versehen. Der Ätzangriff erfolgt über Schlitze oder Löcher 12 in der Hardmaske 11, die im Bereich des zu erzeugenden Trenchgrabens 13 so dicht nebeneinander ausgebildet sind, dass sie im Trenchprozess vollständig unterätzt werden. Fig. le zeigt, dass sich der Rückseitentrench 13 hier von der maskierten Substratrückseite durch das Grundsubstrat 1 und die Funktionsschicht 2 bis zum Backendstapel 4 erstreckt.
Nach dem Rückseitentrenchprozess wurde eine weitere dielektrische Schicht 14 über der Hardmaske 11 abgeschieden, um die Schlitze und Löcher 12 in der
Hardmaske 11 zu verschließen und so auch die Substratrückseite zu verschließen. Der Rückseitentrench 13 wurde dabei nicht verfüllt. Auf der rückseitigen dielektrischen Schicht 14 wurde schließlich noch ein Anschlusspad 6 geschaffen, das eine externe Kontaktierung des Durchkontakts 10 mit Hilfe einer Lotkugel 62 ermöglicht. Dieses Anschlusspad 6 ist in einer Rückseitenmetallisierung ausgebildet und steht über eine Kontaktöffnung 61 in der dielektrischen Schicht 11/14 mit dem Grundsubstrat 1 im Bereich des Durchkontakts 10 in Verbindung. Fig. lf zeigt, dass das Anschlusspad 6 im vorliegenden Ausführungsbeispiel versetzt zum mechanisch empfindlichen Durchkontakt 10 angeordnet ist.
Auch bei der in den Figuren 2a bis 2f dargestellten Variante des erfindungsgemäßen Verfahrens wurde das CMOS-Substrats 100 zunächst in einem Vorder- seitentrenchprozess strukturiert. Dabei wurden neben den Trenchgräben 21 im Bereich des zu erzeugenden Durchkontakts noch Trenchgräben 22 erzeugt, um einzelne Bereiche der Funktionsschicht 2 elektrisch zu entkoppeln. Derartige
Trenchgräben 22 werden als Deep-Trench-Isolation im CMOS-Substrat bezeich- net. Sowohl die rasterartig nebeneinander angeordneten Trenchgräben 21 als auch die Isolationstrenchs 22 haben ein hohes Aspektverhältnis und erstrecken sich von der Substratvorderseite über die gesamte Funktionsschicht 2 bis in das Grundsubstrat 1. Fig. 2a zeigt das so strukturierte CMOS-Substrat 100, auf dem eine Oxidschicht 7 abgeschieden wurde. Dabei wurden die Isolationstrenchs 22 vollständig mit Oxid 7 verfüllt, während in den hier etwas breiteren Trenchgräben 21 vorteilhafterweise noch ein Hohlraum verbleibt. Das Oxid 7 wird nämlich in einem nächsten Verfahrensschritt wieder selektiv aus dem Bereich des zu erzeugenden Durchkontakts entfernt, und zwar insbesondere aus den Trenchgräben 21. Das Ergebnis dieses Ätzprozesses, für den die Oberfläche des CMOS-
Substrats 100 mit einer entsprechenden Maskierung 8 versehen wurde, ist in Fig. 2b dargestellt. Ein Hohlraum im Trenchgräben 21 wirkt als Ätzkanal und beschleunigt die Oxidätzung deutlich. Anschließend wurden die Trenchgräben 21 mit hochdotiertem Polysilizium 3 verfüllt. Dabei wurde auch eine Polysilizium-Anschlussfläche 31 für alle leitfähig verfüllten Trenchgräben 21 des Durchkontakts geschaffen, die auf der Funktionsschicht 2 angeordnet und in die Oxidschicht 7 eingebettet ist. Fig. 2c zeigt das CMOS-Substrat 100 nach dem Entfernen der Maskierung 8 und einer Planarisie- rung der Vorderseite.
In Fig. 2d ist das CMOS-Substrat 100 nach einer CMOS-Prozessierung dargestellt, bei der zunächst Schaltungskomponenten 23 in der Funktionsschicht 2 erzeugt worden sind und dann ein Backendstapel 4 mit mehreren Verdrahtungs- ebenen 41. Die mit hochdotiertem Polysilizium 3 verfüllten Trenchgräben 21 wurden hier über die Anschlussfläche 31 an die unterste Verdrahtungsebene 41 des Backendstapels 4 angeschlossen.
Nach Abschluss des CMOS-Prozesses wurde das CMOS-Substrat 100 rückseitig abgedünnt, bevor der Rückseitentrench 13 zur Definition des Durchkontakts 10 erzeugt wurde, wie in Verbindung mit den Figuren la bis lf beschrieben. Auch hier erstreckt sich der Rückseitentrench 13 von der maskierten Substratrückseite durch das Grundsubstrat 1 und die Funktionsschicht 2 bis zum Backendstapel 4. Fig. 2f veranschaulicht, dass die Isolationstrenchs 22 hier nicht im Bereich des Durchkontakts 10 sondern seitlich von diesem angeordnet sind. Wie in Verbindung mit den Figuren la bis lf beschrieben, wurde die Substratrückseite nach dem Rückseitentrenchprozess mit einer dielektrischen Schicht 11/14 verschlossen, ohne den Rückseitentrench 13 zu verfüllen. In einer Rückseitenmetallisierung wurde schließlich noch ein Anschlusspad 6 zur externen Kontaktierung des Durchkontakts 10 ausgebildet, das über eine Kontaktöffnung
61 in der dielektrischen Schicht 11/14 mit dem Grundsubstrat 1 im Bereich des Durchkontakts 10 in Verbindung steht. Fig. 2f zeigt, dass das Anschlusspad 6 auch hier versetzt zum Durchkontakt 10 angeordnet ist. Bei der in Verbindung mit den Fig. 2a bis 2f beschriebenen Deep-Trench-
Isolation sind die Isolationstrenchs 22 vollständig mit einem dielektrischen Material, nämlich dem Oxid 7, verfüllt. Daneben ist auch eine Deep-Trench-Isolation bekannt, bei der die Isolationstrenchs lediglich mit einem dielektrischen Material ausgekleidet werden, dann aber mit hochdotiertem Polysilizium verfüllt werden, um die Isolationstrenchs an das Potential des Grundsubstrats anzuschließen.
Fig. 3 veranschaulicht, dass sich die Herstellung von Durchkontakte der hier in Rede stehenden Art auch sehr gut mit der Realisierung einer derartigen Deep- Trench-Isolation in einem CMOS-Substrat vereinbaren lässt.
Dazu wurden im Rahmen der Vorderseitenprozessierung des CMOS-Substrats 100 zum einen breitere Trenchgräben 21 im Bereich des Durchkontakts 10 erzeugt und zum anderen Trenchgräben 22 als Isolationstrenchs, die sich von der Substratvorderseite über die gesamte Funktionsschicht 2 bis in das Grundsubstrat 1 erstrecken. Die so strukturierte Substratoberfläche wurde dann mit einer Oxidschicht 7 versehen, die sich auch über die Trenchgrabenwandungen er- streckt. Diese Oxidschicht 7 wurde im Bodenbereich der Trenchgräben 21 und 22 geöffnet, bevor die Trenchgräben 21 und 22 vollständig mit hochdotiertem Polysilizium 3 verfüllt wurden. Dadurch steht das Polysilizium 3 in Kontakt zum hochdotierten Grundsubstrat 1 des CMOS-Substrats 100. Im Unterschied zu den Isolationstrenchs 22 wurden die so verfüllten Trenchgräben 21 im Bereich des Durch- kontakts 10 dann an die unterste Verdrahtungsebene 41 des Backendstapels 4 angeschlossen, der über der Funktionsschicht 2 aufgebaut wurde. Nach Ab- schluss des CMOS- Prozesses wurde der Durchkontakt 10 schließlich durch einen Rückseitentrench 13 im Grundsubstrat 1 und der Funktionsschicht 2 freigestellt. Die Isolationstrenchs 22 sind hier ebenfalls nicht im Bereich des Durchkon- takts 10 sondern seitlich von diesem angeordnet. Bei der in den Fig. 4a bis 4f dargestellten Variante des erfindungsgemäßen Verfahrens werden die mit einem elektrisch leitenden Material verfüllten Vordersei- tentrenchs 21 der Durchkontakte 10 zusammen mit dem Schichtaufbau des Backendstapels 4 angelegt, also nachdem die Schaltungsfunktionen 23 in die Funktionsschicht 2 integriert worden sind.
Fig. 4a zeigt das CMOS-Substrat 100 mit den Schaltungsfunktionen 23 und einer ersten dielektrischen Schicht 42 des Backendstapels 4. Dabei handelt es sich beispielsweise um eine Oxidschicht. Diese dielektrische Schicht 42 wurde strukturiert, um zum einen Kontaktöffnungen 43 zu den Schaltungsfunktionen 23 in der Funktionsschicht 2 zu erzeugen und zum anderen Ätzöffnungen 44 für einen Vorderseitentrenchprozess. Diese Ätzöffnungen 44 sind im Bereich des zu erzeugenden Durchkontakts angeordnet.
Die so strukturierte Oxidschicht 42 wurde dann mit einer Lackmaske 8 für den Trenchprozess versehen, bei dem Trenchgräben 21 im Bereich des Durchkontakts erzeugt wurden. Fig. 4b verdeutlicht, dass die Trenchgräben 21 entsprechend den Ätzöffnungen 44 in der Oxidschicht 42 rasterartig nebeneinander angeordnet sind und sich von der Substratvorderseite über die gesamte Funktionsschicht 2 bis in das Grundsubstrat 1 erstrecken.
Danach wurde die Lackmaske 8 wieder entfernt, um die Kontaktöffnungen 43 zusammen mit den Trenchgräben 21 mit einem elektrisch leitfähigen Material 3, wie z.B. Polysilizium oder Wolfram, zu verfüllen. Fig. 4c zeigt das CMOS-Substrat 100, nach einem Planarisierungsschritt, bei dem auch das leitfähige Material von der Substratoberfläche entfernt wurde.
In Fig. 4d ist das CMOS-Substrat 100 nach Fertigstellung des Backendstapels 4 und nach dem Rückseitentrenchprozess dargestellt, bei dem der Durchkontakt 10 freigestellt wurde. Der Durchkontakt 10 ist an die unterste Verdrahtungsebenen 41 des Backendstapels 4 angeschlossen.
Im Unterschied zu den voranstehend beschriebenen Ausführungsbeispielen wurde der rückseitige Kontaktbereich im vorliegenden Fall nicht seitlich vom Durchkontakt 10 sondern auf dem Durchkontakt 10 angelegt. Dazu wurde der Schichtaufbau im Bereich des Durchkontakts 10 stabilisiert, indem der Rückseitentrench 13 zunächst mit einem dielektrischen Material, wie einer Oxidschicht 14, ausge- kleidet und dann verfüllt wurde. Hierfür kommen Verfüllmaterialien 9, wie Polysili- zium , Poly-SiGe oder auch SiGe mit einer gesputterten Poly-Si-Startschicht, in Frage. Die Substratrückseite wurde dann planarisiert, bevor der Rückseitenkontakt 63 auf dem Durchkontakt 10 erzeugt wurde.

Claims

Ansprüche
1. Verfahren zum Erzeugen eines Durchkontakts (10) in einem CMOS- Substrat (100), der sich zumindest über das hochdotierte Grundsubstrat (1) des CM OS -Substrats (100) und mindestens eine schwachdotierte Funktionsschicht (2) auf dem Grundsubstrat (1) erstreckt,
• bei dem im Bereich des zu erzeugenden Durchkontakts (10) mindestens eine Öffnung (21) in der Funktionsschicht (2) erzeugt wird, die sich von der Vorderseite der Funktionsschicht (2) zumindest bis zum Grundsubstrat (1) erstreckt,
• bei dem diese Öffnung (21) zumindest teilweise mit einem leitfähigen Material (3) verfüllt wird und
• bei dem der Durchkontakt (10) durch mindestens einen Rückseitentrench (13) definiert wird, der sich von der Rückseite des Grundsubstrats (1) bis in die Funktionsschicht (2) des CMOS-Substrats (100) erstreckt;
dadurch gekennzeichnet, dass die Öffnung in der Funktionsschicht in Form mindestens eines Vorderseitentrenchs (21) realisiert wird, der sich über die gesamte Funktionsschicht (2) bis in das Grundsubstrat (1) erstreckt, und dass der Durchkontakt (10) über diesen mit einem leitfähigem Material (3) verfüllten Vorderseitentrench (21) an mindestens eine Verdrahtungsebene (41) eines Schichtaufbaus (4) auf der Funktionsschicht (2) elektrisch angebunden wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass mehrere schmale Vorderseitentrenchs (21) in der Funktionsschicht (2) erzeugt werden, die rasterartig im Bereich des zu erzeugenden Durchkontakts (10) angeordnet werden.
3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Seitenwandung des mindestens einen Vorderseitentrenchs (21) vor dem Verfüllen mit einem leitfähigen Material (3) mit einer dielektrischen Schicht (7) versehen wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der mindestens eine Vorderseitentrench (21) mit hochdotiertem Polysilizium (3) und/ oder Wolfram W verfüllt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der mindestens eine Vorderseitentrench (21) zusammen mit Isola- tionstrenchs (22) zum elektrischen Entkoppeln von einzelnen Bereichen in der Funktionsschicht (2) des CM OS- Substrats (100) erzeugt und/oder verfüllt wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der mindestens eine Rückseitentrench (13) zur Stabilisierung des Durchkontakts (10) zumindest teilweise mit einem dielektrischen Material (14) verfüllt wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass auf der Rückseite des Grundsubstrats (1) mindestens eine Umverdrahtung- sebene erzeugt wird, in der mindestens eine Kontaktfläche (6) für den Durchkontakt (10) ausgebildet wird, und dass diese Kontaktfläche (6) versetzt zum Durchkontakt (10) angeordnet wird.
8. CMOS-Substrat (100) mit einem hochdotierten Grundsubstrat (1), mindestens einer schwachdotierten Funktionsschicht (2) auf dem Grundsubstrat (1) und mit mindestens einem Durchkontakt (10), insbesondere erzeugt gemäß einem der Ansprüche 1 bis 7, wobei der Durchkontakt (10)
• durch mindestens einen Rückseitentrench (13) definiert ist, der sich von der Rückseite des Grundsubstrats (1) bis in die Funktionsschicht (2) des CMOS-Substrats (100) erstreckt, und
• mindestens eine mit einem leitfähigen Material (3) verfüllte Öffnung (21) in der Funktionsschicht (2) umfasst, die sich im Bereich des Durchkontakts (10) von der Vorderseite der Funktionsschicht (2) zumindest bis zum Grundsubstrat (1) erstreckt;
dadurch gekennzeichnet, dass im Bereich des Durchkontakts (10) mehrere rasterartig angeordnete Vorderseitentrenchs (21) ausgebildet sind, die sich über die gesamte Funktionsschicht (2) bis in das Grundsubstrat (1) erstrecken, und dass der Durchkontakt (10) über diese mit einem leitfähigem Material (3) verfüllten Vorderseitentrenchs (21) an mindestens eine Verdrahtungsebene (41) eines Schichtaufbaus (4) auf der Funktionsschicht (2) elektrisch angebunden ist.
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