TW201347130A - 具矽通孔內連線的半導體封裝 - Google Patents

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Abstract

本發明提供一種具有一矽通孔內連線的半導體封裝。上述具有一矽通孔內連線的半導體封裝包括一半導體基板，其具有一前側和一後側；一接觸孔插塞陣列，設置於上述半導體基板的上述前側上；一隔絕結構，設置於上述半導體基板中，且位於上述接觸孔插塞陣列下方；以及一矽通孔內連線，穿過上述半導體基板，且與上述接觸孔插塞陣列和上述隔絕結構重疊。

Description

具矽通孔內連線的半導體封裝
本發明係關於一種具矽通孔內連線的半導體封裝，特別係關於一種用於具有一矽通孔(TSV)內連線的半導體封裝的一種蝕刻停止結構。
對於電子工程領域而言，矽通孔(through silicon via，TSV)為完全穿過一矽晶圓或矽晶片的一種垂直電性連接物。相較於例如封裝上封裝(package-on-package)的其他半導體封裝，矽通孔係利用高性能的製造技術所製成。矽通孔係用於製造三維(3D)半導體封裝和3D積體電路。相較於其他半導體封裝，矽通孔的介層孔插塞的密度係實質上大於其他半導體封裝，且矽通孔具有較短的連接長度。
用以形成一半導體封裝的習知矽通孔技術包括形成穿過一內連線結構的介電層及/或穿過半導體封裝的一半導體基板的一開口。於上述開口的側壁和一底部形成順應性襯墊和一阻障種晶層。例如銅的一導電材料填充上述開口以形成一矽通孔。目前，可選擇包括後鑽孔蝕刻製程(via last etching process)和中段鑽孔蝕刻製程(via middle etching process)的數個矽通孔開口蝕刻技術來形成矽通孔。上述後鑽孔矽通孔蝕刻 製程(last TSV via etching process)係從半導體基板的後側進行，且上述後鑽孔矽通孔蝕刻製程需要停止在內連線結構的接觸孔插塞上。然而，半導體基板(矽)對介電層(氧化物)的蝕刻選擇比差，會導致矽通孔具有一粗糙的表面(底面)，且會使上述矽通孔開口的蝕刻輪廓(etching profile)變得難以控制。結果，填充於上述矽通孔開口的導電材料(銅)會往外擴散而污染元件。
因此，在此技術領域中，有需要一種用於具有一矽通孔(TSV)內連線的半導體封裝的新穎蝕刻停止結構，以改善上述缺點。
有鑑於此，本發明之目的在於提供用於具有一矽通孔(TSV)內連線的半導體封裝的一種蝕刻停止結構，以得到具有平滑底部的矽通孔開口，因而可以避免產生習知矽通孔內連線的銅擴散問題。
本發明之一實施例係提供一種具有一矽通孔內連線的半導體封裝。上述具有一矽通孔內連線的半導體封裝包括一半導體基板，其具有一前側和一後側；一接觸孔插塞陣列，設置於上述半導體基板的上述前側上；一隔絕結構，設置於上述半導體基板中，且位於上述接觸孔插塞陣列下方；以及一矽通孔內連線，穿過上述半導體基板，且與上述接觸孔插塞陣列和上述隔絕結構重疊。
本發明之另一實施例係提供一種具有一矽通孔內連線的半導體封裝。上述具有一矽通孔內連線的半導體封裝包 括一半導體基板，其具有一前側和一後側；一接觸孔插塞陣列，設置於上述半導體基板的上述前側上；一矽通孔內連線，設置於上述半導體基板中，且位於上述接觸孔插塞陣列下方；以及一隔絕結構，設置於上述半導體基板中，其中在一俯視圖中，上述隔絕結構位於上述接觸孔插塞陣列的兩個接觸孔插塞之間。
200‧‧‧半導體基板
201‧‧‧前側
202‧‧‧單一隔絕結構
203‧‧‧後側
204、304‧‧‧閘極結構
205‧‧‧淺溝槽隔絕物
206、306‧‧‧矽化物層
208‧‧‧介電層堆疊結構
210‧‧‧接觸孔插塞
211‧‧‧接觸孔插塞陣列
212‧‧‧矽通孔內連線
220‧‧‧積體電路元件
222‧‧‧內連線結構
224‧‧‧重佈線層
226‧‧‧第一導電凸塊
228‧‧‧導電凸塊
230‧‧‧第一保護層
232‧‧‧第二保護層
234‧‧‧防焊層
302‧‧‧隔絕結構
500、500a、500b、500c‧‧‧蝕刻停止結構
600‧‧‧半導體封裝
A1、A3‧‧‧邊界
第1圖顯示本發明一實施例之具有一矽通孔(TSV)內連線的半導體封裝之剖面示意圖。
第2圖為第1圖的放大示意圖，其顯示本發明一實施例之用於具有一矽通孔(TSV)內連線的半導體封裝的一蝕刻停止結構。
第3圖為第1圖的放大示意圖，其顯示本發明另一實施例之用於具有一矽通孔(TSV)內連線的半導體封裝的一蝕刻停止結構。
第4圖為第1圖的放大示意圖，其顯示本發明又一實施例之用於具有一矽通孔(TSV)內連線的半導體封裝的一蝕刻停止結構。
為了讓本發明之目的、特徵、及優點能更明顯易懂，下文特舉實施例，並配合所附圖示，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非 用以限制本發明。且實施例中圖式標號之部分重複，係為了簡化說明，並非意指不同實施例之間的關聯性。
第1圖顯示本發明一實施例之具有一矽通孔(TSV)內連線212的一半導體封裝600之剖面示意圖。在本實施例中，係利用一後鑽孔矽通孔技術(via last TSV technology)形成的半導體封裝600。係從半導體基板200的一後側203進行一蝕刻製程形成矽通孔內連線212，且上述蝕刻製程係停止於內連線結構222的接觸孔插塞上。如第1圖所示，半導體封裝600具有一半導體基板200，且半導體基板200具有一前側201和相對上述前側201的一後側203。在本發明一實施例中，半導體基板200可為矽基板。在本發明其他實施例中，可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)，或其他常用之半導體基板。在本發明實施例中，半導體基板200可植入p型或n型不純物。例如一電晶體的一積體電路元件220，係形成於半導體基板200的前側201上。如第1圖所示，積體電路元件220可藉由形成於半導體基板200中的淺溝槽隔絕物(STI feature)205以與其他元件(圖未顯示)隔絕。一內連線結構222，係形成於半導體基板200的前側201上，且於一介電層堆疊結構208中。在本發明一實施例中，內連線結構222電性連接至上述積體電路元件220。在本發明一實施例中，內連線結構222可由接觸孔插塞、介層孔插塞和金屬層圖案構成，且上述金屬層圖案係垂直設置於不同層別的接觸孔插塞和介層孔插塞之間及/或不同層別的介層孔插塞之間。上述金屬層圖案 的數量係依據積體電路元件220的設計而定，然非限制本發明的保護範圍。
一第一保護層230，形成覆蓋內連線結構222的一頂部。一重佈線層224，形成穿過第一保護層230。可利用微影製程、電鍍製程和圖案化製程來形成重佈線層224。在本實施例中，重佈線層224可由鋁形成。一防焊層234，設置於內連線結構222的頂部上，且覆蓋重佈線層224。一第一導電凸塊226形成於半導體基板200的前側201上方。並且，可利用圖案化製程和回焊製程來形成穿過防焊層234以連接至重佈線層224的第一導電凸塊226。在本發明一實施例中，第一導電凸塊226可包括一焊球、一金屬柱狀物或上述組合。再者，一第二保護層232，形成覆蓋防焊層234和第一導電凸塊226。一矽通孔內連線212，形成穿過半導體基板200，且電性連接至內連線結構222。一導電凸塊228，形成於半導體基板200的後側203下方，且電性連接至矽通孔內連線212。
注意半導體封裝600可包括用於矽通孔內連線212的一蝕刻停止結構500。上述蝕刻停止結構500係設置垂直位於內連線結構222的接觸孔插塞和矽通孔內連線212之間。上述蝕刻停止結構500可提供一額外元件，且上述蝕刻停止結構500的形成材質不同於形成內連線結構222的接觸孔插塞和半導體基板200的材質。因此，在從半導體基板200的後側203進行矽通孔蝕刻製程期間，矽通孔內連線212的一開口可以停止在內連線結構222的接觸孔插塞上。
上述蝕刻停止結構500可具有不同的配置。第2圖 為如第1圖所示的本發明一實施例之一蝕刻停止結構500的放大示意圖。在本實施例中，如第2圖所示的蝕刻停止結構係標示為蝕刻停止結構500a。如第2圖所示，蝕刻停止結構500a係設置於一接觸孔插塞陣列211的正下方，上述接觸孔插塞陣列211包括設置於半導體基板200的前側201上的複數個接觸孔插塞210。在如第2圖所示的實施例中，蝕刻停止結構500a可包括一單一隔絕結構202，例如淺溝槽隔絕物(STI)，上述單一隔絕結構202設置於半導體基板200中，且位於接觸孔插塞陣列211的下方。在本發明一實施例中，單一隔絕結構202可與如第1圖所示的淺溝槽隔絕物205同時形成。並且，一閘極結構204，設置於半導體基板200的前側201上，且介於接觸孔插塞陣列211和單一隔絕結構202之間。並且，閘極結構204設置於單一隔絕結構202的正上方。在本發明一實施例中，閘極結構204可與如第1圖所示的積體電路元件220的一閘極結構同時形成。在本發明一實施例中，閘極結構204可由多晶材料或高介電常數(介電常數大於10)的金屬材料形成。一矽化物層206，形成於閘極結構204上。因此，進行形成接觸孔插塞陣列211的製程之後，接觸孔插塞陣列211係著陸(land on)且接觸矽化物層206。
在如第2圖所示的實施例中，矽通孔內連線212位於接觸孔插塞陣列211的下方，且與接觸孔插塞陣列211和單一隔絕結構202重疊。閘極結構204的一邊界A1圍繞接觸孔插塞陣列211和矽通孔內連線212。並且，單一隔絕結構202一邊界A2圍繞閘極結構204的邊界A1，且圍繞矽通孔內連線212。進行位於接觸孔插塞陣列211的正下方的矽通孔內連線212的矽通孔 開口的蝕刻製程期間，由氧化物形成的單一隔絕結構202相對於由例如矽的半導體形成的半導體基板200具有高蝕刻選擇比。上述單一隔絕結構202可視為矽通孔開口的蝕刻製程期間的一蝕刻終點(etch end-point)的提供者。因此，當上述矽通孔開口的蝕刻製程在偵測到蝕刻終點(單一隔絕結構202)時，單一隔絕結構202有助於矽通孔開口的上述蝕刻製程使用另一蝕刻氣體來蝕刻單一隔絕結構202，上述另一蝕刻氣體對單一隔絕結構202的蝕刻速率(etch rate)小於對半導體基板200的蝕刻速率。並且，閘極結構204設置於單一隔絕結構202的正上方，由多晶材料或金屬材料形成的閘極結構204對由氧化物形成的單一隔絕結構202具有高蝕刻選擇比。因此，上述矽通孔開口的蝕刻製程可易於停止在閘極結構204上。再者，經過上述矽通孔開口的蝕刻製程之後，可得到具有平滑的底部的矽通孔開口，有助一順應性襯墊(conformal liner)和一阻障種晶層(barrier seed layer)沉積於其上，以避免產生習知矽通孔內連線的銅擴散問題(Cu out diffusion problem)。在本實施例中，穿過單一隔絕結構202形成的最終矽通孔內連線212可內嵌於閘極結構204的一部分中。
第3圖顯示本發明另一實施例之用於如第1圖所示的具有一矽通孔(TSV)內連線的半導體封裝600的一蝕刻停止結構500的放大示意圖。在本實施例中，如第3圖所示的蝕刻停止結構係標示為蝕刻停止結構500b。如第3圖所示，蝕刻停止結構500b係設置於的一接觸孔插塞陣列211的正下方，上述接觸孔插塞陣列211包括複數個接觸孔插塞210，設置於半導體基 板200的前側201上。在本實施例中，接觸孔插塞陣列211係形成著陸於半導體基板200的前側201。因此，接觸孔插塞210的複數個底部係對齊半導體基板200的前側201。如第3圖所示，蝕刻停止結構500b可包括複數個隔絕結構302，例如淺溝槽隔絕物(STI)，上述隔絕結構302設置於半導體基板200中，且位於接觸孔插塞陣列211的下方。在本發明一實施例中，上述隔絕結構302可與如第1圖所示的淺溝槽隔絕物205同時形成。在本實施例中，在一俯視圖中(圖未顯示)，上述隔絕結構302可與接觸孔插塞210交錯設置。換句話說，在一俯視圖中，上述隔絕結構302位於兩個接觸孔插塞210之間。在接觸孔插塞210下的隔絕結構302係設計避免與接觸孔插塞210重疊，以確保最終矽通孔內連線可以電性連接至接觸孔插塞210。
在如第3圖所示的實施例中，矽通孔內連線212位於接觸孔插塞陣列211的下方，且與接觸孔插塞陣列211和隔絕結構302重疊。隔絕結構302的一邊界A3圍繞矽通孔內連線212和接觸孔插塞陣列211。進行位於接觸孔插塞陣列211的正下方的矽通孔內連線212的矽通孔開口的蝕刻製程期間，由氧化物形成的隔絕結構302相對於由例如矽的半導體形成的半導體基板200具有高蝕刻選擇比。隔絕結構302可視為矽通孔開口的蝕刻製程期間的一蝕刻終點(etch end-point)的提供者。因此，當上述矽通孔開口的蝕刻製程在偵測到蝕刻終點(隔絕結構302)時，隔絕結構302有助於矽通孔開口的上述蝕刻製程使用另一蝕刻氣體來蝕刻靠近隔絕結構302的部分半導體基板200，上述另一蝕刻氣體對隔絕結構302的蝕刻速率(etch rate)小於原始 的蝕刻速率。並且，上述矽通孔開口的蝕刻製程可易於停止在半導體基板200的前側201。再者，經過上述矽通孔開口的蝕刻製程之後，可得到具有平滑的底部的矽通孔開口，有助一順應性襯墊(conformal liner)和一阻障種晶層(barrier seed layer)沉積於其上，以避免產生習知矽通孔內連線的銅擴散問題(Cu out diffusion problem)。在本實施例中，最終矽通孔內連線212的底部可對齊半導體基板200的前側201。
第4圖顯示本發明又一實施例之用於如第1圖所示的具有一矽通孔(TSV)內連線的半導體封裝600的一蝕刻停止結構500的放大示意圖。在本實施例中，如第4圖所示的蝕刻停止結構係標示為蝕刻停止結構500c。如第4圖所示，蝕刻停止結構500c係設置於的一接觸孔插塞陣列211的下方，上述接觸孔插塞陣列211包括複數個接觸孔插塞210，設置於半導體基板200的前側201上。如第4圖所示，矽通孔內連線212位於接觸孔插塞陣列211的正下方。在如第4圖所示的實施例中，蝕刻停止結構500c可包括複數個隔絕結構302，例如淺溝槽隔絕物(STI)，上述隔絕結構302設置於半導體基板200中，且位於接觸孔插塞陣列211的下方。在本發明一實施例中，上述隔絕結構302可與如第1圖所示的淺溝槽隔絕物205同時形成。隔絕結構302的一邊界A3圍繞矽通孔內連線212和接觸孔插塞陣列211。在本實施例中，在一俯視圖中(圖未顯示)，上述隔絕結構302可與接觸孔插塞210交錯設置。換句話說，在一俯視圖中，上述隔絕結構302位於兩個接觸孔插塞210之間。在接觸孔插塞210下的隔絕結構302係設計避免與接觸孔插塞210重疊，以確 保最終矽通孔內連線可以電性連接至接觸孔插塞210。
並且，在如第4圖所示的實施例中，複數個閘極結構304，設置於半導體基板200的前側201上，且垂直介於接觸孔插塞陣列211和矽通孔內連線212之間，如第4圖的剖面圖所示。再者，閘極結構304係設計避免與隔絕結構302重疊。因此，如第4圖的剖面圖所示，閘極結構304係橫向設置於隔絕結構302之間。在本發明一實施例中，閘極結構304可與如第1圖所示的積體電路元件220的一閘極結構同時形成。在本發明一實施例中，閘極結構304可由多晶材料或高介電常數(介電常數大於10)金屬材料形成。複數個矽化物層306，分別形成於閘極結構304上。因此，接觸孔插塞陣列211的接觸孔插塞210係分別著陸(land on)且接觸矽化物層306。
進行位於接觸孔插塞陣列211的正下方的矽通孔內連線212的矽通孔開口的蝕刻製程期間，由氧化物形成的隔絕結構302相對於由例如矽的半導體形成的半導體基板200具有高蝕刻選擇比。隔絕結構302可視為矽通孔開口的蝕刻製程期間的一蝕刻終點(etch end-point)的提供者。因此，當上述矽通孔開口的蝕刻製程在偵測到蝕刻終點(隔絕結構302)時，隔絕結構302有助於矽通孔開口的上述蝕刻製程使用另一蝕刻氣體來蝕刻靠近隔絕結構302的部分半導體基板200，上述另一蝕刻氣體對隔絕結構302的蝕刻速率(etch rate)小於原始的蝕刻速率。並且，可進行上述矽通孔開口的蝕刻製程且不會損傷隔絕結構302。
而且，閘極結構304設置於接觸孔插塞210的正下 方，由多晶材料或金屬材料形成的閘極結構304相對於由例如矽的半導體形成的半導體基板200具有高蝕刻選擇比。因此，上述矽通孔開口的蝕刻製程可易於停止在形成於半導體基板200的前側201上閘極結構304，且最終的矽通孔內連線212可接觸閘極結構304，以電性連接至接觸孔插塞陣列211。在本實施例中，最終矽通孔內連線212的底部可對齊半導體基板200的前側201。再者，經過上述矽通孔開口的蝕刻製程之後，可得到具有平滑的底部的矽通孔開口，有助一順應性襯墊(conformal liner)和一阻障種晶層(barrier seed layer)沉積於其上，以避免產生習知矽通孔內連線的銅擴散問題(Cu out diffusion problem)。在本發明其他實施例中，最終矽通孔內連線212可內嵌於部分閘極結構304中。
本發明實施例係提供用於具有一矽通孔(TSV)內連線的半導體封裝的一種蝕刻停止結構。在本發明一實施例中，上述蝕刻停止結構可提供額外的單一隔絕結構/多重隔絕結構，垂直位於接觸孔插塞陣列和矽通孔內連線之間，以改善”蝕刻停止(etch-stop)”能力。上述蝕刻停止結構的形成材質不同於形成內連線結構的接觸孔插塞和半導體基板的材質。隔絕結構可視為矽通孔開口的蝕刻製程期間的一蝕刻終點(etch end-point)的提供者。因此，當上述矽通孔開口的蝕刻製程在偵測到蝕刻終點(隔絕結構)時，上述隔絕結構有助於上述矽通孔開口的蝕刻製程使用另一蝕刻氣體來蝕刻靠近隔絕結構的部分半導體基板，上述另一蝕刻氣體對隔絕結構的蝕刻速率(etch rate)小於原始的蝕刻速率。並且，可進行上述矽通孔開 口的蝕刻製程且不會損傷隔絕結構。在本發明其他實施例中，上述蝕刻停止結構可包括一額外的閘極結構，上述閘極結構位於接觸孔插塞的正下方。由多晶材料或金屬材料形成的閘極結構相對於由例如矽的半導體形成的半導體基板具有高蝕刻選擇比。因此，上述矽通孔開口的蝕刻製程可易於停止在形成於半導體基板的前側上閘極結構，且最終的矽通孔內連線可接觸閘極結構，以電性連接至接觸孔插塞陣列。在本實施例中，最終矽通孔內連線的底部可對齊半導體基板的前側。再者，經過上述矽通孔開口的蝕刻製程之後，可得到具有平滑的底部的矽通孔開口，有助一順應性襯墊(conformal liner)和一阻障種晶層(barrier seed layer)沉積於其上，以避免產生習知矽通孔內連線的銅擴散問題(Cu out diffusion problem)。
雖然本發明已以實施例揭露於上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧半導體基板
201‧‧‧前側
202‧‧‧單一隔絕結構
204‧‧‧閘極結構
206‧‧‧矽化物層
208‧‧‧介電層堆疊結構
210‧‧‧接觸孔插塞
211‧‧‧接觸孔插塞陣列
212‧‧‧矽通孔內連線
500a‧‧‧蝕刻停止結構
A1、A3‧‧‧邊界

Claims (24)

  1. 一種具有一矽通孔內連線的半導體封裝，包括：一半導體基板，其具有一前側和一後側；一接觸孔插塞陣列，設置於該半導體基板的該前側上；一隔絕結構，設置於該半導體基板中，且位於該接觸孔插塞陣列下方；以及一矽通孔內連線，穿過該半導體基板，且與該接觸孔插塞陣列和該隔絕結構重疊。
  2. 如申請專利範圍第1項所述之具有一矽通孔內連線的半導體封裝，其中該矽通孔內連線位於該接觸孔插塞陣列下方。
  3. 如申請專利範圍第1項所述之具有一矽通孔內連線的半導體封裝，其中該隔絕結構的一邊界圍繞該矽通孔內連線。
  4. 如申請專利範圍第1項所述之具有一矽通孔內連線的半導體封裝，其中該隔絕結構為單一淺溝槽隔絕物，且該接觸孔插塞陣列位於該單一淺溝槽隔絕物上。
  5. 如申請專利範圍第4項所述之具有一矽通孔內連線的半導體封裝，更包括：一閘極結構，設置於該半導體基板的該前側上，且位於該接觸孔插塞陣列和該單一淺溝槽隔絕物之間；以及一矽化物層，形成於該閘極結構上，其中該接觸孔插塞陣列接觸該矽化物層。
  6. 如申請專利範圍第5項所述之具有一矽通孔內連線的半導體封裝，其中該矽通孔內連線形成穿過該單一淺溝槽隔絕物，且內嵌於該閘極結構的一部分中。
  7. 如申請專利範圍第5項所述之具有一矽通孔內連線的半導體封裝，其中該閘極結構由多晶材料或金屬材料形成，且該閘極結構的介電常數大於10。
  8. 如申請專利範圍第5項所述之具有一矽通孔內連線的半導體封裝，其中該閘極結構的一邊界圍繞該矽通孔內連線。
  9. 如申請專利範圍第1項所述之具有一矽通孔內連線的半導體封裝，其中該隔絕結構包括複數個淺溝槽隔絕物，且該接觸孔插塞陣列包括複數個接觸孔插塞，其中該些淺溝槽隔絕物避免與該些接觸孔插塞重疊。
  10. 如申請專利範圍第9項所述之具有一矽通孔內連線的半導體封裝，其中該矽通孔內連線接觸該些接觸孔插塞。
  11. 如申請專利範圍第9項所述之具有一矽通孔內連線的半導體封裝，其中該些接觸孔插塞的複數個底部對齊該半導體基板的該前側。
  12. 如申請專利範圍第9項所述之具有一矽通孔內連線的半導體封裝，更包括：複數個閘極結構，設置於該半導體基板的該前側上，且分別與該些接觸孔插塞重疊；以及複數個矽化物層，分別形成於該些閘極結構上，其中該些接觸孔插塞分別接觸該些矽化物層。
  13. 如申請專利範圍第12項所述之具有一矽通孔內連線的半導體封裝，其中該矽通孔內連線接觸該些閘極結構。
  14. 如申請專利範圍第12項所述之具有一矽通孔內連線的半導體封裝，其中該些淺溝槽隔絕物避免與該些閘極結構重疊。
  15. 如申請專利範圍第12項所述之具有一矽通孔內連線的半導體封裝，其中該矽通孔內連線內嵌於部分該些閘極結構中。
  16. 一種具有一矽通孔內連線的半導體封裝，包括：一半導體基板，其具有一前側和一後側；一接觸孔插塞陣列，設置於該半導體基板的該前側上；一矽通孔內連線，設置於該半導體基板中，且位於該接觸孔插塞陣列下方；以及一隔絕結構，設置於該半導體基板中，其中在一俯視圖中，該隔絕結構位於該接觸孔插塞陣列的兩個接觸孔插塞之間。
  17. 如申請專利範圍第16項所述之具有一矽通孔內連線的半導體封裝，其中該隔絕結構圍繞該接觸孔插塞陣列和該矽通孔內連線。
  18. 如申請專利範圍第16項所述之具有一矽通孔內連線的半導體封裝，其中該隔絕結構為一單一淺溝槽隔絕物，且該接觸孔插塞陣列位於該單一淺溝槽隔絕物上。
  19. 如申請專利範圍第18項所述之具有一矽通孔內連線的半導體封裝，更包括：一閘極結構，設置於該半導體基板的該前側上，且位於該接觸孔插塞陣列和該單一淺溝槽隔絕物之間；以及一矽化物層，形成於該閘極結構上，其中該接觸孔插塞陣列接觸該矽化物層。
  20. 如申請專利範圍第18項所述之具有一矽通孔內連線的半導體封裝，其中該矽通孔內連線形成穿過該單一淺溝槽隔絕 物，且內嵌於該閘極結構的一部分中。
  21. 如申請專利範圍第16項所述之具有一矽通孔內連線的半導體封裝，其中該隔絕結構包括複數個淺溝槽隔絕物，且該接觸孔插塞陣列更包括複數個接觸孔插塞，其中該些淺溝槽隔絕物避免與該些接觸孔插塞重疊。
  22. 如申請專利範圍第21項所述之具有一矽通孔內連線的半導體封裝，其中該矽通孔內連線接觸該些接觸孔插塞。
  23. 如申請專利範圍第21項所述之具有一矽通孔內連線的半導體封裝，更包括：複數個閘極結構，設置於該半導體基板的該前側上，且分別與該些接觸孔插塞重疊；以及複數個矽化物層，分別形成於該些閘極結構上，其中該些接觸孔插塞分別接觸該些矽化物層。
  24. 如申請專利範圍第23項所述之具有一矽通孔內連線的半導體封裝，其中該些淺溝槽隔絕物避免與該些閘極結構重疊。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10096552B2 (en) 2017-01-03 2018-10-09 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
TWI658553B (zh) * 2017-01-03 2019-05-01 Samsung Electronics Co., Ltd. 扇出型半導體封裝

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9275933B2 (en) * 2012-06-19 2016-03-01 United Microelectronics Corp. Semiconductor device
US9653381B2 (en) * 2014-06-17 2017-05-16 Micron Technology, Inc. Semiconductor structures and die assemblies including conductive vias and thermally conductive elements and methods of forming such structures
US9425129B1 (en) * 2015-07-01 2016-08-23 Globalfoundries Inc. Methods for fabricating conductive vias of circuit structures
KR102444823B1 (ko) 2015-08-13 2022-09-20 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US10147682B2 (en) * 2015-11-30 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for stacked logic performance improvement
EP3364454B1 (en) * 2017-02-15 2022-03-30 ams AG Semiconductor device
KR102450580B1 (ko) 2017-12-22 2022-10-07 삼성전자주식회사 금속 배선 하부의 절연층 구조를 갖는 반도체 장치
JP2019160893A (ja) * 2018-03-09 2019-09-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、半導体装置、電子機器、および製造方法
EP3564994A1 (en) * 2018-05-03 2019-11-06 ams AG Semiconductor device with through-substrate via
KR20210120399A (ko) 2020-03-26 2021-10-07 삼성전자주식회사 관통 실리콘 비아를 포함하는 집적 회로 반도체 소자
US11495559B2 (en) * 2020-04-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits
US11404378B2 (en) * 2020-11-24 2022-08-02 Omnivision Technologies, Inc. Semiconductor device with buried metal pad, and methods for manufacture
US11862609B2 (en) * 2021-03-18 2024-01-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor die including fuse structure and methods for forming the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3221381B2 (ja) * 1997-11-21 2001-10-22 日本電気株式会社 半導体装置の製造方法
TW442873B (en) * 1999-01-14 2001-06-23 United Microelectronics Corp Three-dimension stack-type chip structure and its manufacturing method
JP4451594B2 (ja) 2002-12-19 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路装置及びその製造方法
US7396732B2 (en) * 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
US7468544B2 (en) * 2006-12-07 2008-12-23 Advanced Chip Engineering Technology Inc. Structure and process for WL-CSP with metal cover
EP3032578B1 (en) 2008-03-19 2021-01-13 IMEC vzw Method for fabricating through-substrate vias and corresponding semiconductor device
FR2930840B1 (fr) * 2008-04-30 2010-08-13 St Microelectronics Crolles 2 Procede de reprise de contact sur un circuit eclaire par la face arriere
US7939449B2 (en) * 2008-06-03 2011-05-10 Micron Technology, Inc. Methods of forming hybrid conductive vias including small dimension active surface ends and larger dimension back side ends
TWI559414B (zh) 2008-10-29 2016-11-21 聯華電子股份有限公司 基底穿孔製程
US7923369B2 (en) * 2008-11-25 2011-04-12 Freescale Semiconductor, Inc. Through-via and method of forming
TWI460838B (zh) 2008-12-08 2014-11-11 United Microelectronics Corp 半導體結構
US8264077B2 (en) * 2008-12-29 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Backside metal of redistribution line with silicide layer on through-silicon via of semiconductor chips
US8552563B2 (en) 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
US7960282B2 (en) 2009-05-21 2011-06-14 Globalfoundries Singapore Pte. Ltd. Method of manufacture an integrated circuit system with through silicon via
JP2011009645A (ja) * 2009-06-29 2011-01-13 Toshiba Corp 半導体装置及びその製造方法
US8338939B2 (en) 2010-07-12 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. TSV formation processes using TSV-last approach
US8659152B2 (en) * 2010-09-15 2014-02-25 Osamu Fujita Semiconductor device
JP2012256785A (ja) * 2011-06-10 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
JP5972537B2 (ja) * 2011-07-27 2016-08-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US8614145B2 (en) * 2011-12-14 2013-12-24 Sematech, Inc. Through substrate via formation processing using sacrificial material
US20130249011A1 (en) * 2012-03-22 2013-09-26 Texas Instruments Incorporated Integrated circuit (ic) having tsvs and stress compensating layer
US9275933B2 (en) * 2012-06-19 2016-03-01 United Microelectronics Corp. Semiconductor device
US9577035B2 (en) * 2012-08-24 2017-02-21 Newport Fab, Llc Isolated through silicon vias in RF technologies

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10096552B2 (en) 2017-01-03 2018-10-09 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
TWI658553B (zh) * 2017-01-03 2019-05-01 Samsung Electronics Co., Ltd. 扇出型半導體封裝

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US9257392B2 (en) 2016-02-09
US20130270670A1 (en) 2013-10-17
US20160118318A1 (en) 2016-04-28

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