TW201428912A - 用於去耦電容器的埋藏矽通孔 - Google Patents

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Abstract

本發明提供一矽中介層(interposer)，其具有形成於盲孔中之去耦電容器(decaps)；一封裝半導體結構，其具有形成於盲孔中之去耦電容器；及其形成其之方法。在一具體實施例中，提供矽中介層，其包括一互連電極層(interconnect layer)，其設置於基板上。複數個通孔穿透該基板形成於該基板之隔離區域中。該等複數個導電通孔之至少一者電耦合形成於該互連電極層中之複數個頂導線之至少一者。複數個盲孔是在該等通孔之通用蝕刻步驟期間穿透該基板形成於該基板之密集區域中。至少一盲孔包括(a)一介電材料，其襯裡(lining)該等盲孔；及(b)一導電材料，其填充該等襯裡處理的盲孔並形成去耦電容器。

Description

用於去耦電容器的埋藏矽通孔
本發明之具體實施例一般係關於積體電路晶片封裝，更具體而言，關於在封裝基板中形成具有埋藏矽通孔(buried through silicon vias，B-TSV)之去耦電容器(decoupling capacitor，decap)的方法，及藉由運用蝕刻負載效應(loading effect)製造B-TSV去耦電容器之符合成本效益的製程。
在積體電路(integrated circuit，IC)晶片的封裝中，一或多個IC晶片通常固定於封裝基板之頂面上。矽通孔(through silicon vias，TSV)提供垂直路徑以促進該IC晶片電連接於主機板或其他的印刷電路板(printed circuit board，PCB)。為了容納多個裝置晶片，通常使用矽中介層(interposer)將裝置晶片接合於其上，有矽通孔(TSV)形成於該矽中介層中。一般而言，TSV矽中介層已顯現為提供高佈線密度內連線的良好解決方案，由於從該晶片至該基板的內連線間距較短，故減小該銅/低k值晶粒與該填充銅的TSV矽中介層之間不匹配的熱膨脹係數並改良電氣性能。
通常藉由穿透該矽中介層蝕刻矽材料而形成該矽中介層中之矽通孔(TSV)。為了適當形成TSV，需要嚴格控制該蝕刻率和輪廓。矽的蝕刻率部分依單位基板面積中所形成的通孔之總暴露面積而定。在蝕刻率上的變化依每單位基板面積通孔之局部暴露面積的差異而定稱為微負載(microloading)。舉例來說，由於微負載，故蝕刻每單位基板面積具有大量暴露通孔面積的區域一般將慢於每單位基板面積具有少量暴露通孔面積的區域。相較於形成於隔離(亦即較不密集)圖案化中之TSV，該微負載效應可能造成形成於密集圖案化中之TSV具有百分之十的蝕刻率降低。在蝕刻率上的變化可能造成盲孔(亦即未完全延伸穿透矽的通孔)的形成。慣用上，蝕刻TSV時所形成的盲孔沒什麼價值，且可助長整體封裝結構中之缺陷。
為了排除盲孔，製造者在一般的TSV蝕刻製程之後執行附加且複雜的製程步驟以開通盲孔，因此其可利用來形成完整的一組通孔。開通盲孔以將其轉換為通孔的附加製程步驟成本高，且亦可能冒著引入可能會降低生產良率的製程缺陷的風險。
本發明之具體實施例包括一矽中介層，其具有形成於藉由運用微負載效應蝕刻通孔時所形成的盲孔中之去耦電容器；一封裝半導體結構，其具有形成於盲孔中之去耦電容器及其形成之方法。在一具體實施例中，提供適合在封裝基板中使用的矽中介層，其包括一，設置於矽材料基板上的互連電極層(interconnect layer)。該基板之底面定義為PCB安裝面。該互連電極層包括導電和介電層，其圖案化形成複數個頂導線。該互連電極層之頂面定義為晶片安裝面。複數個通孔穿透該基板形成於該基板之隔離區域中。該等複數個導電通孔之至少一者電連接於該等頂導線之至少一者。複數個盲孔穿透該基板形成於該基板之密集區域中。在通用蝕刻步驟期間形成該等通孔和盲孔。至少一盲孔包括(a)一介電材料，其襯裡該等盲孔；以及(b)一導電材料，其填充該等已經完成襯裡處理的盲孔並形成去耦電容器。
在另一具體實施例中，提供封裝半導體結構，其包括一矽中介層，設置於封裝基板上，且至少第一IC晶片固定並電耦合該矽中介層。該矽中介層包括一互連電極層，其設置於一矽材料的基板上。該基板之底面定義為PCB安裝面。該互連電極層包括導電和介電層，其圖案化形成複數個頂導線。該互連電極層之頂面定義為晶片安裝面。複數個通孔穿透該基板形成於該基板之隔離區域中。該等複數個導電通孔之至少一者電耦合該等頂導線之至少一者。複數個盲孔穿透該基板形成於該基板之密集區域中。在通用蝕刻步驟期間形成該等通孔和盲孔。至少一盲孔包括(a)一介電材料，其襯裡該等盲孔；及(b)一導電材料，其填充該等已經完成襯裡處理的盲孔並形成去耦電容器。
在本發明之另一具體實施例中，提供形成具有去耦電容器之結構的方法，其包括執行蝕刻製程以在矽基板之複數個區域中形成通孔， 至少第一區域具有每單位面積通孔密度大於第二區域；用介電材料襯裡該等通孔；沉積導電材料來填充該等有襯裡的通孔；以及減薄(thinning back)該基板以在該第二區域中形成從該基板之頂部延伸至該基板之底部的導電通孔，且在該第一區域中之盲孔中形成去耦電容器。
100‧‧‧封裝半導體裝置
102‧‧‧印刷電路板
104‧‧‧矽中介層
106‧‧‧封裝基板結構；基板結構
108‧‧‧焊料微凸塊
110‧‧‧導電電路
111、113‧‧‧IC晶片
112‧‧‧焊料凸塊
114、118‧‧‧增層
116‧‧‧核心層
120‧‧‧基板
124‧‧‧底面；底部
126‧‧‧頂面
130‧‧‧通孔；矽通孔
132‧‧‧區域；隔離區域；低通孔密度區域；低密度區域；低密度圖案化區域
134‧‧‧導電通孔
140‧‧‧盲孔
142‧‧‧區域；密集區域；高密度通孔區域；高密度區域
144‧‧‧去耦電容器
150‧‧‧頂導線
152‧‧‧底導線
154‧‧‧互連電極層
190‧‧‧微凸塊
204‧‧‧頂部
206‧‧‧底部
241‧‧‧該基板120之一部分
242‧‧‧預定間距；預定義間 距；間距
250‧‧‧減薄線
270‧‧‧導電材料
271‧‧‧介電層
302‧‧‧低端
304‧‧‧頂端
306‧‧‧低端；底部
308‧‧‧頂端
400‧‧‧方法
401-407‧‧‧步驟
500‧‧‧電腦系統
510‧‧‧記憶體
因此藉由參照其中某些例示於所附圖式中之具體實施例，可具有以上簡要總結於其中可以詳細了解本發明之以上所陳述特徵的方式、本發明之更具體的說明。然而，應注意所附圖式僅例示本發明之一般具體實施例，故因此不應被視為其範疇之限制，因為本發明可承認其他同樣有效的具體實施例。
第一圖根據本發明之具體實施例例示設置於印刷電路板PCB上的封裝半導體裝置之側面示意圖，該封裝半導體裝置包括一矽中介層，其具有兩具有不同矽通孔密度之區域；第二圖例示用於在第一圖中所例示的矽中介層中形成該等去耦電容器的基板之一部分之剖面圖；第三A圖根據本發明之具體實施例例示出自該基板之低通孔密度區域的通孔之部分剖面圖；第三B圖根據本發明之具體實施例例示出自該基板之高密度通孔區域的盲孔之部分剖面圖；第四圖根據本發明之具體實施例闡述在出自基板之高密度通孔區域的盲孔中形成去耦電容器之方法步驟的流程圖；第五圖例示可以實行本發明之一或多個具體實施例之計算裝置。
為了清楚表示，已在適用之處使用相同的參考號碼標定圖示之間共有的相同元件。應可列入考慮可將一具體實施例之特徵併入其他具體實施例而不進一步詳述。
本發明之具體實施例利用以往非所需的盲孔在該TSV矽中介層中形成嵌入式去耦電容器(decap)以改良電氣性能。藉由利用蝕刻通孔時所形成的該等盲孔內形成去耦電容器，可排除通常利用來開通該等盲孔 的附加製程步驟，同時改良電氣性能。
本發明之具體實施例包括一矽中介層，其具有形成於盲孔中之去耦電容器；一封裝半導體結構，其具有形成於盲孔中之去耦電容器；及其形成方法。在藉由運用微負載效應的單一(例如通用)蝕刻製程期間於形成矽通孔(TSV)時形成該盲孔。藉由同時形成該等TSV和盲孔兩者，縮減封裝製造成本，同時增進該所產生的封裝結構之電氣性能。在一具體實施例中，運用在矽中介層中蝕刻通孔的微負載效應，在單一蝕刻操作中策略性產生TSV之隔離區域和盲孔之密集區域。
第一圖係設置於印刷電路板(PCB)102上的封裝半導體裝置100之上視圖。該封裝半導體裝置100包括一矽中介層104，其設置於該PCB 102的封裝基板結構106上面。至少兩IC晶片111、113透過微凸塊190設置於該矽中介層104上面，該微凸塊連接形成於該矽中介層104之互連電極層154上面的頂導線150。該等IC晶片111、113可並排或以其他配置方式安置於該矽中介層104上。雖然在第一圖中所描繪出的具體實施例中顯示兩個IC晶片111、113，但依需要，IC晶片可附加設置於該矽中介層104上，或垂直堆疊於該等IC晶片111、113上。該等IC晶片111、113可能是一中央處理單元、一圖形處理單元、一記憶體晶片、或其他積體電路。
該封裝基板結構106包括一核心層116位在增層(build-up layers)114、118之間。該核心層116對該封裝基板結構106提供機械剛性，而該等增層114、118允許以預定義配置佈線形成於該封裝基板結構106中之複數個導電電路110之佈線。在第一圖中僅以虛線顯示兩導電電路110，以避免圖式模糊。穿透該基板結構106所設置的該等導電電路110經由焊料微凸塊108電連接該矽中介層104。該等焊料微凸塊108提供該矽中介層104與該基板結構106之該等導電電路110之間的電連接，而焊料凸塊112提供該基板結構106之該等導電電路110與該PCB 102之間的電連接。
該矽中介層104包括一互連電極層154，其設置於基板120上。該基板120由至少一層矽材料組成。該互連電極層154包括導電和介電層，其圖案化形成複數個頂導線150。該矽中介層104通常包括一底面124，其由該基板120之暴露面定義；及一頂面126，其經由該互連電極層 154之暴露面予以定義。該底面124面對該封裝基板結構106。該底面124通常用於電耦合該矽中介層104至該PCB 102的一PCB安裝面。該頂面126通常定義為一晶片安裝面，其上耦合一或多個IC晶片(如在第一圖中所顯示的該等IC晶片111、113)之底面。該頂面126亦可面對一散熱座(未顯示)。
該基板120包括複數個通孔。完全延伸穿透基板120的通孔130(例如矽通孔(TSV))當作導電通孔134使用，以經由形成於該基板120之該底面124的底導線152，將該矽中介層104之頂導線150耦合該封裝基板結構106。將未完全延伸穿透該基板120的盲孔140利用為去耦電容器144，以增進該矽中介層104之電氣性能。
該等TSV 130形成於該基板120之每單位面積具有低密度之通孔暴露(亦即剖面)面積的該基板120之區域132中。該等導電通孔134通常開通於該矽中介層104之該底面124，且完全延伸穿透該基板120的該矽中介層104。該暴露通孔之密度可能受到許多因素影響，包括通孔直徑、通孔中心間隔和每單位基板面積通孔數量之一或多者。
相較於該等隔離區域132之通孔密度，該等盲孔140形成於該基板120之每單位面積具有高密度之暴露通孔面積的該基板120之區域142中。該等去耦電容器144之底部一般與該矽中介層104之該底面124隔離(亦即間隔)。
第二圖係在該等TSV 130中完全形成該等導電通孔134和在該等盲孔140中完全形成該等去耦電容器144之前，並形成該互連電極層154之後，第一圖所示的該基板120之一部分之剖面圖。或者，該互連電極層154可隨後形成以完成形成於該等TSV 130中之該等導電通孔134和形成於該等盲孔140中之該等去耦電容器144。該基板120通常包括一頂部204和一底部206。一般利用含矽材料或適合積體電路製造的其他材料形成該基板120。在一具體實施例中，該基板120從含摻雜矽的材料形成，諸如n型摻雜或p型摻雜矽。在特定具體實施例中，該密集區域142中之該基板120包括p型摻雜矽。
使用單一蝕刻製程在該基板120之該頂部204形成該等TSV 130和該等盲孔140，亦即其係同時形成。在一具體實施例中，以舉例來說 具有含鹵素氣體的電漿蝕刻形成該等TSV 130和該等盲孔140。該電漿蝕刻製程可能係循環製程，諸如波希(BOSCH)蝕刻製程。將該等TSV 130至少蝕刻至距離該基板120之該底部206留下小於或等於預定間距242的深度。在一具體實施例中，該預定間距242之基板材料稍後可使用適合的材料去除製程從該基板120之該底部206去除，諸如化學機械研磨(chemical mechanical polishing，CMP)製程，以薄化(thin)該基板厚度並亦在某些TSV 130未完全蝕刻穿透的情況下暴露該隔離區域132中之該等TSV 130。或者可蝕刻該隔離區域132中之該等TSV 130以擊穿該基板120之該底部206。
由於形成於不同通孔密度的該等區域132、142中之通孔之間的微負載效應，故在基板120之該密集區域142中實現較慢的蝕刻率，從而導致在該密集區域142中形成盲孔140。該等盲孔140僅蝕刻至距離該基板120之該底部206留下超過該預定間距242的深度，從而讓該密集區域中之該等盲孔140之深度大體上淺於隔離區域TSV 130。換言之，在深度上的差異藉由在單一蝕刻製程期間同時蝕刻該等TSV 130和該等盲孔140兩者而達成，其中由於該等TSV 130常駐於隔離區域132中且該等盲孔140常駐於密集區域142中的微負載效應，故在該等區域132、142之間的蝕刻率上產生顯著的差異。
蝕刻之後，該基板120之該底部206減薄該預定義間距242至減薄線250。去除在該基板120之該底部206的材料之後，該減薄線250變成該矽中介層104之該底部124。該基板120之該底部206可使用適合的材料去除製程去除(亦即減薄)至該減薄線250，諸如化學機械研磨。薄化以形成該IC晶片111之該底部124之後，該基板120之一部分(以標號241表示)仍然在該等盲孔140之底部與該矽中介層104之該底部124之間。
第三A圖根據本發明之具體實施例例示出自該低通孔密度區域132的該導電通孔134之放大剖面圖。該導電通孔134具有襯裡該TSV 130之側壁的介電層271。使用導電材料270填充該襯裡處理的TSV 130。該導電通孔132之低端302暴露於該矽中介層104之該底部124，以使該等底導線152將該矽中介層104之該導電通孔132電連接於該封裝基板結構106。該導電通孔132之該頂端304暴露於該基板120之該頂部204，以經 由形成於該互連電極層154中之該等頂導線150，將該封裝基板結構106耦合該等IC晶片111、113(未顯示)。
第三B圖根據本發明之具體實施例例示出自該高通孔密度區域142的該等去耦電容器144之放大剖面圖。該等去耦電容器144具有襯裡該盲孔140之側壁的介電層271。使用導電材料270填充該有襯裡的盲孔140。該等去耦電容器144之低端306與該矽中介層104之該底部124有著該間距241。該等去耦電容器144之該頂端308暴露於該基板120之該頂部204，且可電耦合形成於該互連電極層154中之該等頂導線150。該等去耦電容器144提供該基板120/矽中介層104內的導電電荷貯存，以增進互接性能。
換言之，每個去耦電容器144皆構成為用於在該矽中介層104內儲存能量的被動兩端點電氣組件。在一具體實施例中，該等去耦電容器144電連接於該矽中介層104內的該等電路和裝置，從而用作該等電路的去耦電容器(decaps)藉此加速電流通過該等導電通孔134之切換速度，從而增進裝置性能。
第四圖根據本發明之具體實施例闡述在形成於高密度通孔區域中之盲孔中形成去耦電容器之方法400的流程圖。該方法400可同樣適用於形成封裝半導體結構或甚至具有封裝半導體裝置100的電腦系統。該方法400的以下說明該等步驟，然而這些步驟不必然要依照介紹敘述的順序實施。該方法400從步驟401開始，其中提供包括一含矽材料的基板。在步驟402，針對圖案化分成至少兩具有不同圖案化密度之實體分離群組(例如區域)的矽通孔而沉積光罩。該等圖案密度區分為如以上說明，是區分成通孔的高密度之區域與通孔的低密度之區域。
在步驟403，經由形成於該光罩中之開孔蝕刻該含矽基板，以形成通孔在該等分離群組(例如區域)中。在蝕刻期間，該微負載效應造成TSV 130和盲孔140分別形成於該等區域132、142中。在一具體實施例中，該蝕刻製程可能係利用離子或反應性氣體之電漿的乾式(亦即電漿)蝕刻法，經由形成於該光罩中之開孔之圖案去除矽材料。蝕刻期間的微負載效應導致該低密度區域132中有著較長的TSV 130和該高密度區域142中之 盲孔140。
在步驟404，執行介電材料之沉積製程，以使用介電材料層襯裡該等通孔130、140。在一具體實施例中，該介電材料係二氧化矽(silica)。該介電材料共形塗覆該等TSV 130之該等內壁，且共形塗覆該等盲孔140之該等內壁和底部306。
在步驟405，從該基板120之該底部206減薄該基板120，以露出該低密度圖案化區域132中之該等TSV 130。該減薄線250，或者如由間距242所示來定義要去除材料量之多寡，但不管如何係選擇為不暴露該等盲孔140為原則。可使用適合的材料去除技術(諸如化學機械研磨)來減薄該基板120。
在步驟406，執行導電體沉積製程，以使用導電材料270填充該等襯裡處理的通孔130、140。該等經填充的TSV 130現在形成從該基板120之該頂部204至該矽中介層104之該底部124的該導電通孔134。該等盲孔140現在具有由絕緣材料分離兩導電材料特性，從而形成該等去耦電容器144。該等去耦電容器144有助於儲存和調節能量，且對於在供應給該矽中介層104的電量變動時迅速反應，從而改良該內連線電氣性能。
在步驟407，以例如化學機械研磨製程處理該基板120之該頂部204，以去除或清除可能延伸超過該等通孔130、140並設置於該基板120之該頂部204上的導電材料270。
未例示於該方法400中的後續步驟包括：形成該互連電極層154在該基板120之該頂部204上；固定該矽中介層104於該封裝基板結構106上；固定該封裝基板結構106於該PCB 102上；及藉由將具有封裝半導體裝置100的該PCB 102耦合記憶體或其他計算系統而形成電腦系統。
第五圖例示於其中可以實行本發明之一或多個具體實施例的電腦系統500。具體而言，第五圖係具有與記憶體510耦合、根據本發明之具體實施例所配置的該封裝半導體裝置100的該電腦系統500之示意圖。該電腦系統500可能係桌上型電腦、膝上型電腦、智慧型手機、數位平板、個人數位助理或其他適合的計算裝置。記憶體510可包括揮發性、非揮發性和/或可移除式記憶體元件中的一或多個，諸如隨機存取記憶體 (random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、磁性或光學硬碟機、快閃記憶體和此類。封裝半導體裝置100包括一矽中介層104，其具有TSV，具有如以上所說明形成於盲孔中之去耦電容器。
據此，設置於高密度區域142中之該等盲孔140利用微負載效應，同時在低密度區域132中形成TSV 130。該等盲孔140用於為了形成於該矽中介層104中之該等裝置而形成該等所需去耦電容器144。該等製造操作利用以上所說明的該等技術，以於現有的製程操作期間形成該等去耦電容器144，亦即不需要專用製造步驟以形成與該等導電通孔分開的去耦電容器。
雖然前述係針對本發明之具體實施例，但可設計本發明之其他與進一步具體實施例而不悖離其基本範疇，且其範疇是由文後申請專利範圍決定。
400‧‧‧方法
401‧‧‧提供包括一含矽材料的基板
402‧‧‧為了圖案化分成至少兩個具有不同圖案化密度之實體隔開群組的通孔而沉積光罩
403‧‧‧執行蝕刻製程蝕刻該基板以在該等隔開的群組中形 成通孔
404‧‧‧執行介電體沉積製程以在通孔之內部形成介電層
405‧‧‧減薄該基板以露出低密度圖案化群組中之通孔
406‧‧‧執行導電體沉積製程以用導電材料填充通孔
407‧‧‧從該基板去除過多的導電材料

Claims (10)

  1. 一種適合在一封裝基板中使用的矽中介層(interposer)，包括：一基板，其包括一矽材料，該基板之一底面係定義為一印刷電路板(PCB)安裝面；一互連電極層(interconnect layer)，其設置於該基板上，該互連電極層包括一導電和介電層，其圖案化形成複數個頂導線，該互連電極層之一頂面定義為一晶片安裝面；複數個通孔，其穿透該基板形成於該基板之一隔離區域中，該等複數個導電通孔之至少一者係電耦合該等頂導線之至少一者；複數個盲孔，其穿透該基板形成於該基板之一密集區域中，該等通孔和盲孔在一通用蝕刻步驟期間形成，至少一盲孔包括：(a)一介電材料，用來襯裡該等盲孔；及(b)一導電材料，用來填充該等已經完成襯裡處理的盲孔並形成一去耦電容器。
  2. 如申請專利範圍第1項之矽中介層，其中在該密集區域中的該基板包括p型摻雜矽。
  3. 如申請專利範圍第1項之矽中介層，其中襯裡該等盲孔的該介電材料包括二氧化矽(silica)；且填充該等已完成襯裡處理的盲孔之該導電材料包括銅。
  4. 一種封裝半導體結構包括：一封裝基板；一矽中介層，其設置於該封裝基板上；至少一第一積體電路(IC)晶片，其固定並電耦合該矽中介層，該矽中介層包括：一矽材料基板，該基板之一底面定義為一PCB安裝面；一互連電極層，其設置於該基板上，該互連電極層包括一導電和介電層，其圖案化形成複數個頂導線，該互連電極層之一頂面定義為一晶片安裝面；複數個通孔，其穿透該基板形成於該基板之一隔離區域中，該等複 數個導電通孔之至少一者電耦合該等頂導線之至少一者；複數個盲孔，其穿透該基板形成於該基板之一密集區域中，該等通孔和盲孔在一通用蝕刻步驟期間形成，至少一盲孔包括：(a)一介電材料，其用來襯裡該等盲孔；及(b)一導電材料，其用來填充該等已完成襯裡處理的盲孔並形成一去耦電容器。
  5. 如申請專利範圍第4項之封裝半導體結構，其中在該密集區域中的該基板包括p型摻雜矽。
  6. 如申請專利範圍第4項之封裝半導體結構，其中襯裡該等盲孔的該介電材料包括二氧化矽，且填充該等有襯裡的盲孔的該導電材料包括銅。
  7. 如申請專利範圍第6項之封裝半導體結構更包括：一第二IC晶片，其固定於該矽中介層之該頂面上，該矽中介層係以一並排配置以安置於該第一IC晶片並電耦合該等頂導線，該等頂導線係形成於該互連電極層中。
  8. 一種用於形成具有去耦電容器的結構之方法，該方法包括：執行一蝕刻製程以在一矽基板之複數個區域中形成複數個通孔，該複數個區域包含有至少一第一區域與一第二區域，該第一區域具有大於該第二區域之每單位面積的一通孔密度；使用一介電材料襯裡該等通孔；沉積一導電材料以填充該等完成襯裡處理的通孔；及減薄(thinning back)該基板以在該第二區域中形成從該基板之一頂部延伸至該基板之一底部的導電通孔，且在該第一區域中之盲孔中形成去耦電容器。
  9. 如申請專利範圍第8項之方法更包括：清除該基板之該頂部的導電材料。
  10. 如申請專利範圍第8項之方法更包括：形成一互連電極層在該基板上，該互連電極層包括一導電和介電層，其圖案化形成複數個頂導線，至少一條頂導線電耦合該等導電通孔之至少一者。
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