CN103811463A - 用于decap的埋入式tsv - Google Patents

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Abstract

本发明公开了用于DECAP的埋入式TSV。提供了具有形成在盲孔中的decap的中介层、具有形成在盲孔中的decap的经封装的半导体结构以及用于形成其的方法。在一个实施例中，提供了包括安放在衬底上的互连层的中介层。在衬底的隔离区域中贯穿衬底而形成多个通孔。多个导电过孔中的至少一个电气耦连到形成在互连层中的多个顶线中的至少一个。在与通孔共同的蚀刻步骤期间，在衬底的密集区域中贯穿衬底而形成多个盲孔。至少一个盲孔包括(a)衬垫盲孔的介电材料，以及(b)填满经衬垫的盲孔并且形成解耦电容的导电材料。

Description

用于DECAP的埋入式TSV
技术领域
本发明的实施例总地涉及集成电路芯片封装，并且更具体地，涉及用于在封装衬底中采用埋入式硅通孔(buried through-silicon via(B-TSV))创建解耦电容(decap)的方法和用于通过利用蚀刻负载效应来制造B-TSVdecap的具有成本效益的工艺。
背景技术
在集成电路(IC)芯片的封装中，通常在封装衬底的顶面上安装一个或多个IC芯片。硅通孔(TSV)提供促进IC芯片到主板或其他印刷电路板(PCB)的电气连接的垂直通路。为了容纳多个器件裸片，中介层(interposer)典型地用来使其上的器件裸片相互联结，在中介层中形成硅通孔(TSV)。一般地，由于从芯片到衬底的较短互连距离，所以TSV中介层已经成为提供高布线密度互连的良好解决方案，这最小化在铜／低k裸片和填满铜的TSV中介层之间的热膨胀失配的系数以及改进电气性能。
中介层中的硅通孔(TSV)通常通过蚀刻硅材料贯穿中介层来形成。适当地形成TSV要求蚀刻速率和剖面(profile)的严格控制。硅的蚀刻速率某种程度上取决于正形成在单位衬底面积中的过孔的总裸露面积。取决于在每单位衬底面积的过孔的局部量裸露面积中的差异的、蚀刻速率方面的变化被称为微负载(microloading)。例如，由于微负载，所以每单位衬底面积具有大量裸露过孔面积的区域一般将比每单位衬底面积具有少量裸露过孔面积的区域蚀刻得慢。与形成在隔离的(即，较不密集的)图案(pattem)的TSV相比较，微负载效应可以使形成在密集的图案中的TSV具有10％的蚀刻速率降低。蚀刻速率方面的变化可以使盲孔(blind-via)(即，不完全延伸贯穿硅的过孔)被形成。常规地，在蚀刻TSV时所形成的盲孔几乎不具有价值，并且可以造成总体封装结构中的缺陷。
为了消除盲孔，制作者在典型的TSV蚀刻工艺之后实施附加并复杂的工艺步骤来打开盲孔，使得可利用盲孔来形成完整的一系列通孔(throughvia)。使盲孔开口以将它们转换成通孔的附加工艺步骤是昂贵的，并且还可能冒引入可能令人不快地减少生产产量的工艺缺陷的风险。
发明内容
本发明的实施例包括具有形成在盲孔中的decap的中介层，盲孔在通过利用微负载效应来蚀刻通孔时形成；本发明的实施例包括具有形成在盲孔中的decap的经封装的半导体结构；以及本发明的实施例包括用于形成其的方法。在一个实施例中，提供了适合于在封装衬底中使用的中介层，所述中介层包括安放在包括硅材料的衬底上的互连层。衬底的底面定义PCB安装面。互连层包括图案化以形成多个顶线的导电和介电层。互连层的顶面定义芯片安装面。多个通孔在衬底的隔离区域中贯穿衬底而形成。多个导电过孔中的至少一个电气耦连到顶线中的至少一个。多个盲孔在衬底的密集区域中贯穿衬底而形成。通孔和盲孔在共同蚀刻步骤期间形成。至少一个盲孔包括(a)衬垫盲孔的介电材料，以及(b)填满经衬垫的盲孔并且形成解耦电容的导电材料。
在另一个实施例中，提供了经封装的半导体结构，所述经封装的半导体结构包括安放在封装衬底上的中介层，以及安装在中介层上并且电气耦连到中介层的至少第一IC芯片。中介层包括安放在包括硅材料的衬底上的互连层。衬底的底面定义PCB安装面。互连层包括图案化以形成多个顶线的导电和介电层。互连层的顶面定义芯片安装面。多个通孔在衬底的隔离区域中贯穿衬底而形成。多个导电过孔中的至少一个电气耦连到顶线中的至少一个。多个盲孔在衬底的密集区域中通过衬底而形成。通孔和盲孔在共同蚀刻步骤期间形成。至少一个盲孔包括(a)衬垫盲孔的介电材料，以及(b)填满经衬垫的盲孔并且形成解耦电容的导电材料。
在本发明的又一个实施例中，提供了用于形成具有解耦电容的结构的方法，所述方法包括实施蚀刻过程以在硅衬底的多个区域中形成过孔，其中至少第一区域具有大于第二区域的每单位面积过孔密度，采用介电材料来衬垫过孔，沉积导电材料以填满经衬垫的过孔以及使衬底后退变薄以在第二区域中形成从衬底的顶部延伸到衬底的底部的导电过孔，以及以在第一区域中的盲孔中形成decap。
附图说明
因此，可以详细地理解本发明的上述特征，并且可以参考实施例得到对如上面所简要概括的本发明更具体的描述，其中一些实施例在附图中示出。然而，应当注意的是，附图仅示出了本发明的典型实施例，因此不应被认为是对其范围的限制，本发明可以具有其他等效的实施例。
图1示出了根据本发明的实施例的、安放在印刷电路板PCB上的经封装的半导体器件的侧面示意图，经封装的半导体器件包括具有不同硅过孔密度的两个相异区域的中介层；
图2示出了用来在图1中示出的中介层中形成decap的衬底的一部分的剖视图：
图3A示出了根据本发明的实施例的、来自衬底的低过孔密度区域的过孔的局部剖视图；
图3B示出了根据本发明的实施例的、来自衬底的高过孔密度区域的盲孔的局部剖视图；
图4阐述了根据本发明的实施例的、用于在来自衬底的高密度过孔区域的盲孔中创建decap的方法步骤的流程图；
图5示出了其中可以实现本发明的一个或多个实施例的计算设备。
为了清晰起见，同样的参考数字在适用的地方已用来指明各图之间共同的同样的元件。应预期到的是，一个实施例的特征可以包含在其他实施例中而无需进一步陈述。
具体实施方式
本发明的实施例利用原来不受欢迎的盲孔在TSV中介层中形成嵌入式解耦电容(decap)来改进电气性能。通过利用在蚀刻通孔时所形成的盲孔来形成decap，可以消除通常被利用以使盲孔开口的附加的工艺步骤，与此同时有益地添加decap以改进电气性能。
本发明的实施例包括具有形成在盲孔中的decap的中介层、具有形成在盲孔中的decap的经封装的半导体结构以及用于形成其的方法。在通过利用微负载效应在单个(例如共同)蚀刻过程期间形成硅通孔(TSV)的同时形成盲孔。通过同时形成TSV和盲孔二者，减少了封装制作成本，同时增强了由此产生的封装结构的电气性能。在一个实施例中，利用用于在中介层中蚀刻过孔的微负载效应来策略性地在单个蚀刻操作中产生TSV的隔离区域和盲孔的密集区域。
图1是安放在印刷电路板(PCB)102上的经封装的半导体器件100的顶视图。经封装的半导体器件100包括安放在PCB102上的封装衬底结构106上的中介层104。至少两个IC芯片111、113通过连接到在中介层104的互连层154上形成的顶线150的微凸块(micro-bump)190被安放在中介层104上。IC芯片111、113可以通过并排式或其他配置而被放置在中介层104上。尽管在图1中描绘的实施例中示出两个IC芯片111、113，但是附加IC芯片可以被安放在中介层104上，或按需要垂直地堆叠在IC芯片111、113上。IC芯片111、113可以用中央处理单元、图形处理单元、存储器芯片或其他集成电路。
封装衬底结构106包括夹在积层(build-up layer)114、118之间的核心层116。核心层116向封装衬底结构106提供机械刚性，而积层114、118允许对形成在封装衬底结构106中的多个导电电路110进行循路(route)以循路到预定义配置中。为了避免绘图混乱，在图1的幻像中仅示出两个导电电路110。贯穿衬底结构106所安放的导电电路110通过焊料微凸块108电气连接中介层104。焊料微凸块108在中介层104和衬底结构106的导电电路110之间提供电气连接，而焊料凸块112在衬底结构106的导电电路110和PCB102之间提供电气连接。
中介层104包括安放在衬底120上的互连层154。衬底120包括至少一个硅材料层。互连层154包括图案化以形成多个顶线150的导电和介电层。中介层104一般包括由衬底120的裸露面所定义的底面124和由互连层154的裸露面所定义的顶面126。底面124面对封装衬底结构106。底面124一般对定义用于将中介层104电气耦连到PCB102的PCB安装面进行定义。顶面126一般定义在其上耦连一个或多个IC芯片的底面的芯片安装面，所述IC芯片诸如图1中示出的IC芯片111、113。顶面126还可以面对散热器(heat sink)(未示出)。
衬底120包括多个过孔。利用完全延伸贯穿衬底120的过孔130(例如硅通孔(TSV))作为导电过孔134，来通过在衬底120的底面124上所形成的底层线152将中介层104的顶线150耦连到封装衬底结构106。利用不完全延伸贯穿衬底120的盲孔140作为decap144来增强中介层104的电气性能。
TSV130在衬底120的区域132中形成，所述区域132在衬底120的每单位面积具有低密度的裸露的(即，截面的)过孔面积。导电过孔134一般开口到中介层104的底面124，以及完全延伸贯穿中介层104的衬底120。裸露的过孔的密度受若干因素影响，所述因素包括以下各项中的一个或多个：过孔直径、过孔中心到中心间距以及每单位衬底面积的过孔的数目。
盲孔140在衬底120的区域142中形成，所述区域142与隔离区域132的过孔密度相比较，在衬底120的每单位面积具有高密度的裸露的过孔面积。decap144的底部一般与中介层104的底面124隔离，即与中介层104的底面124隔开。
图2是在TSV130中完全形成导电过孔134和在盲孔140中完全形成decap144之前以及在形成互连层154之后的、图1中示出的衬底120的一部分的剖视图。可替代地，互连层154可在完成在TSV130中所形成的导电过孔134和在盲孔140中所形成的decap144之后形成。衬底120一般包括顶部204和底部206。衬底120一般由含硅材料形成，所述含硅材料诸如硅或适合于集成电路制造的其他材料。在一个实施例中，衬底120由掺杂质的含硅材料形成，所述掺杂质的含硅材料诸如n型掺杂或p型掺杂硅。在特定实施例中，密集区域142中的衬底120包括p型掺杂硅。
使用单个蚀刻过程在衬底120的顶部204中形成TSV130和盲孔140，即它们同时形成。在一个实施例中，TSV130和盲孔140通过例如采用含卤气体的等离子蚀刻来形成。等离子蚀刻过程可以是循环过程，诸如BOSCH蚀刻过程。至少将TSV130蚀刻到小于或等于离衬底120的底部206的预定距离242的深度。在一个实施例中，使用适合的材料移除工艺可随后从衬底120的底部206移除衬底材料的预定距离242，以使衬底厚度变薄并且在一些TSV130不被完全蚀刻贯穿的情况下，还使隔离区域132中的TSV130裸露，所述材料移除工艺诸如化学机械抛光(CMP)工艺。隔离区域132中的TSV130可以可替代地经蚀刻以贯穿衬底120的底部206。
由于在形成在不同过孔密度的区域132、142中的过孔之间的微负载效应，在衬底120的密集区域142中实现较慢蚀刻速率，从而导致在密集区域142中形成盲孔140。盲孔140仅被蚀刻到多于离衬底120的底部206的预定距离242的深度，从而使密集区域中的盲孔140的深度大致短于隔离区域TSV130。换句话说，深度差通过在单个蚀刻过程期间同时蚀刻TSV130和盲孔140二者来达到，其中归因于驻留在隔离区域132中的TSV130和驻留在密集区域142中的盲孔140的微负载效应有利地产生在区域132、142之间的明显的蚀刻速率差。
在蚀刻之后，衬底120的底部206后退变薄预定义距离242到薄后退线250。在移除在衬底120的底部206处的材料之后，薄后退线250变成中介层104的底部124。可以使用适合的材料移除工艺将衬底120的底部206移除(即后退变薄)到薄后退线250，所述材料移除工艺诸如化学机械抛光。在变薄以形成IC芯片111的底部124之后，衬底120的一部分(以参考数字241示出)保持在盲孔140的底部和中介层104的底部124之间。
图3A示出了根据本发明的实施例的、来自低过孔密度区域132的导电过孔134的经放大的剖视图。导电过孔134具有衬垫TSV130的侧壁的介电层271。经衬垫的TSV130用导电材料270填满。导电过孔132的较低端302裸露于中介层104的底部124以使用底线152来促进中介层104的导电过孔132到封装衬底结构106的电气连接。导电过孔132的顶端304裸露于衬底120的顶部204以通过形成在互连层154中的顶线150来促进将封装衬底结构106耦连到IC芯片111、113(未示出)。
图3B示出了根据本发明的实施例的、来自高过孔密度区域142的decap144的经放大的剖视图。decap144具有衬垫盲孔140的侧壁的介电层271。经衬垫的盲孔140用导电材料270填满。decap144的较低端306与中介层104的底部124隔开距离241。decap144的顶端308裸露于衬底120的顶部204并且可电气耦连到形成在互连层154中的顶线150。decap144提供在衬底120／中介层104内的导电电荷储层以增强互连性能。
换句话说，每个decap144配置为用于中介层104内的能量存储的无源二端电气部件。在一个实施例中，decap144电气连接到中介层104内的器件和电路，从而起到用于电路的解耦电容(decap)的作用，从而加速穿过导电过孔134的电流的开关速度，从而增强器件性能。
图4阐述了根据本发明的实施例的、用于在形成在高密度过孔区域中的盲孔中创建decap的方法400的流程图。方法400可经延伸以形成经封装的半导体结构或者甚至形成具有经封装的半导体器件100的计算机系统。下文针对方法400所描述的步骤不一定需要顺序形成。方法400开始于步骤401，在所述步骤401提供了包括含硅材料的衬底。在步骤402，沉积光掩模用于对以不同图案密度被分成至少两个物理上分开的组(即区域)的硅过孔进行图案化。图案密度如上文所描述以针对过孔的高密度区域和过孔的低密度区域来区分。
在步骤403，蚀刻含硅衬底贯穿形成在分开的组(即区域)中的光掩模形式过孔中的开口。在蚀刻期间，微负载效应使TSV130和盲孔140分别在区域132、142中形成。在一个实施例中，蚀刻工艺可以是利用离子或活性气体的等离子的干(即等离子)蚀刻方法，以移除硅材料贯穿形成在光掩模中的开口的图案。在蚀刻期间的微负载效应低密度区域132中导致较长的TSV130和在高密度区域142中导致盲孔140。
在步骤404，实施介电材料的沉积过程以利用介电材料层来衬垫过孔130、140。在一个实施例中，介电材料是二氧化硅。介电材料共形地覆盖TSV130的内侧壁表面，以及共形地覆盖盲孔140的内侧壁和底部306的表面。
在步骤405，衬底120从衬底120的底部206后退变薄以显露低密度图案区域132中的TSV130。薄后退线250或者按照距离242所指示的所移除的材料量被选择为不使盲孔140裸露。使用适合的材料移除技术可以使衬底120后退变薄，所述材料移除技术诸如化学机械抛光。
在步骤406，实施导体沉积过程来采用导电材料270将经衬垫的过孔130、140填满。经填满的TSV130现在形成从衬底120的顶部204到中介层104的底部124的导电过孔134。盲孔140现在具有由绝缘材料分开的两种导电材料的特性，从而形成decap144。decap144对于存储和调节能量是有用的，并且非常迅速地对供给到中介层104的电力的波动作出反应，从而改进互连电气性能。
在步骤407，例如通过化学机械抛光工艺来处理衬底120的顶部204以移除或者清除可延伸超过过孔130、140并且被安放在衬底120的顶部204上的导电材料270。
未在方法400中示出的随后的步骤包括在衬底120的顶部204上形成互连层154、将中介层104安装在封装衬底结构106上、将封装衬底结构106安装在PCB102上以及通过采用经封装的半导体器件100将PCB102耦连到存储器或其他计算系统来形成计算机系统。
图5示出了其中可以实现本发明的一个或多个实施例的计算机系统500。特别地，图5是具有与存储器510耦连的、根据本发明的实施例所配置的经封装的半导体器件100的计算机系统500的示意图。计算机系统500可以是台式计算机、膝上型计算机、智能电话、数字平板电脑、个人数字助理或其他适合的计算设备。存储器510可包括易失性、非易失性、和／或可移动存储器元件中的一个或多个，诸如随机存取存储器(RAM)、只读存储器(ROM)、磁性或光学硬盘驱动器、闪存驱动器等等。经封装的半导体器件100包括采用TSV的中介层104，其具有如上文所描述的在盲孔中所形成的decap。
因此，安放在高密度区域142中的盲孔140利用微负载效应，同时在低密度区域132中形成TSV130。盲孔140用来为形成在中介层104中的器件形成满足需要的decap144。制造操作利用上文所描述的技术来在现有的制造操作期间形成decap144，即不需要专用制作步骤来与导电过孔的形成分开地形成decap。
尽管前述内容针对本发明的实施例，但是可以设计本发明的其他和进一步的实施例而不脱离本发明的基本范围，并且本发明的范围由下面的权利要求来确定。

Claims (10)

1.一种适合于在封装衬底中使用的中介层，包括：
包括硅材料的衬底，所述衬底的底面定义PCB安装面；
安放在所述衬底上的互连层，所述互连层包括经图案化以形成多个顶线的导电和介电层，所述互连层的顶面定义芯片安装面；
在所述衬底的隔离区域中贯穿衬底所形成的多个通孔，多个导电过孔中的至少一个电气耦连到所述顶线中的至少一个；
在所述衬底的密集区域中贯穿衬底所形成的多个盲孔，所述通孔和盲孔在共同蚀刻步骤期间形成，至少一个盲孔包括：
(a)衬垫所述盲孔的介电材料；以及
(b)将经衬垫的盲孔填满并且形成解耦电容的导电材料。
2.根据权利要求1所述的中介层，其中所述密集区域中的所述衬底包括p型掺杂硅。
3.根据权利要求1所述的中介层，其中衬垫所述盲孔的所述介电材料包括二氧化硅，以及填满所述经衬垫的盲孔的所述导电材料包括铜。
4.一种经封装的半导体结构，包括：
封装衬底：
安放在所述封装衬底上的中介层；
安装在所述中介层上并且电气耦连到所述中介层的至少第一IC芯片，所述中介层包括：
包括硅材料的衬底，所述衬底的底面定义PCB安装面；
安放在所述衬底上的互连层，所述互连层包括经图案化以形成多个顶线的导电和介电层，所述互连层的顶面定义芯片安装面；
在所述衬底的隔离区域中贯穿衬底所形成的多个通孔，多个导电过孔中的至少一个电气耦连到所述顶线中的至少一个；
在所述衬底的密集区域中贯穿衬底所形成的多个盲孔，所述通孔和盲孔在共同蚀刻步骤期间形成，至少一个盲孔包括：
(a)衬垫所述盲孔的介电材料；以及
(b)将经衬垫的盲孔填满并且形成解耦电容的导电材料。
5.根据权利要求4所述的封装半导体结构，其中所述密集区域中的所述衬底包括p型掺杂硅。
6.根据权利要求4所述的封装半导体结构，其中衬垫所述盲孔的所述介电材料包括二氧化硅，以及填满所述经衬垫的盲孔的所述导电材料包括铜。
7.根据权利要求6所述的封装半导体结构，进一步包括：
安装在所述中介层的所述顶面上的第二IC芯片，所述第二IC芯片与所述第一IC芯片以并排式配置并且电气耦连到形成在所述互连层中的所述顶线。
8.一种用于形成具有解耦电容的结构的方法，所述方法包括：
实施蚀刻过程以在硅衬底的多个区域中形成过孔，至少第一区域具有大于第二区域的每单位面积过孔密度；
采用介电材料衬垫所述过孔；
沉积导电材料以填满经衬垫的过孔；以及
使所述衬底后退变薄以在所述第二区域中形成从所述衬底的顶部延伸到所述衬底的底部的导电过孔。
9.根据权利要求8所述的方法，进一步包括：
从所述衬底的所述顶部清除导电材料。
10.根据权利要求8所述的方法，进一步包括：
在所述衬底上形成互连层，所述互连层包括经图案化以形成多个顶线的导电和介电层，至少一个顶线电气耦连到所述导电过孔中的至少一个。
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