CN102222654B - 基材具有导通孔的半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开提供一种基材具有导通孔的半导体元件及其制作方法，前述的导通孔仅会产生极小的热膨胀应力，导通孔贯穿一基底，其包含一外管贯穿基底、至少一内管设置于外管内、一介电层覆盖该外管的一侧壁与内管的一侧壁与一底部、一提升强度材料层填入内管以及一导电层填入外管。

Description

基材具有导通孔的半导体元件及其制作方法
技术领域
本发明涉及半导体内连线技术，特别是涉及一种基材具有导通孔的半导体元件。 
背景技术
半导体芯片持续朝着增加效能而同时缩小尺寸的方向上发展。对于形成在单层芯片上的集成电路而言，更小的芯片其物理上的限制会限定了功率的消耗，使得此种芯片的制作工艺技术面临所能制作的适小型电路的极限。因此目前的解决方案是采用3D堆叠式封装技术，利用导通孔(Through-SiliconVia)方式堆叠并连接芯片，节省芯片模块的空间。 
一般来说，导通孔的制作方式包括以激光来钻孔或是以干蚀刻的方式在基板上形成通孔，然后再以导电材料填入通孔，成为电性导通孔。通常使用的导电材料为铜，而基板的材料为硅。 
铜的热膨胀系数大约为16.5×10-6/K，而硅的热膨胀系数大约为4.68×10-6/K，因此铜和硅的热膨胀系数差异极大。当操作电子产品时，封装芯片温度会上升，然而因为铜和硅的热膨胀系数差异性，造成了铜和硅之间的界面在温度变化时会有极大的应力产生。此应力会使得材料层脱层、基板产生裂缝或降低晶体管的效能。 
为了解决温度变化造成的应力问题，过往的解决方式包含缩小导通孔的直径，使得导通孔和相邻的导通孔之间的距离增加；又或将导通孔设置于离主动区域较远处。然而，这些方式会增加芯片的体积或是需要昂贵的成本。 
发明内容
本发明的目的在于提供一种基材具有导通孔的半导体元件及其形成方法，以解决上述问题。 
根据本发明的一较佳实施例，一种基材具有导通孔的半导体元件，包含： 一基底以及一导通孔贯穿基底，其中导通孔包含：一外管贯穿基底、至少一内管设置于外管内、一介电层覆盖外管的一侧壁与内管的一侧壁与一底部、一提升强度材料层填入内管、以及一导电层填入外管。 
根据本发明的另一较佳实施例，一种形成基材具有导通孔的半导体元件的方法，包含：首先，提供一基底，接着图案化基底以形成至少一内管于基底内，然后形成一第一介电层于内管的一侧壁和一底部上，之后形成一提升强度材料层填入内管，接着，图案化基底以形成一外管，其中外管环绕内管，再形成一第二介电层于外管的一侧壁，最后形成一导电层填入外管。 
本发明的导通孔的其中之一特征在于：导通孔包含多数个内管和一环绕所有内管的外管，一用于电连结各个堆叠基底的导电层填入外管之中，一提升强度材料层填入内管用于强化导通孔的机械强度，此外，各个内管具有分散热膨胀应力的功能，可避免材料层脱层、基板产生裂缝的问题。 
附图说明
图1至图7B为根据本发明的较佳实施例绘示的一种形成基材具有导通孔的半导体元件的方法； 
图8为根据本发明的另一较佳实施例绘示的一种基材具有导通孔的半导体元件的上视图。 
主要元件符号说明 
10      基底                12            前表面 
14      后表面              16            半导体元件 
18      介电层              20            硬掩模 
22、30  图案化掩模          24、241、242  内管 
25、33  侧壁                27、35        底部 
26、26’介电层              28            提升强度材料层 
32      外管                34            导电层 
40      基材具有导通孔      42            导通孔 
        的半导体元件 
具体实施方式
图1至图7B为根据本发明的较佳实施例绘示的一种形成基材具有导通孔的半导体元件的方法。图3B为图3A沿切线方向AA’的侧视图。图5B为图5A沿切线方向AA’的侧视图。图6B为图6A沿切线方向AA’的侧视图。图7B为图7A沿切线方向AA’的侧视图。图8为根据本发明的另一较佳实施例绘示的基材具有导通孔的半导体元件的上视图。 
如图1所示，首先提供一基底10具有一前表面12和一后表面14，基底10可以为半导体材料例如由硅、锗化硅、锗、砷化锗、砷化铝镓形成的材料层，或是其它材料如硅覆绝缘基底、玻璃基底、陶瓷基底、高分子材料基底或是树脂基底等。在附图中基板10的后表面14是朝向下方。基底10的前表面12上设有一半导体元件16如薄膜晶体管或是金氧半晶体管。接着一介电层18和一硬掩模20依序覆盖在基底10上，介电层18可以为一金属层间介电层。 
然后，形成一图案化掩模22例如一图案化的光致抗蚀剂层于硬掩模20上，图案化掩模22上具有至少一内管图案，如图2所示，以图案化掩模22作为掩模蚀刻硬掩模20和介电层18，以在硬掩模20和介电层18上形成内管图案。 
如图3A和图3B所示，去除图案化掩模22，接着以硬掩模20和介电层18为掩模，蚀刻基底10以在基底10上形成至少一内管24具有一侧壁25和一底部27，在图3A中，以9个内管24为例，但不限于此，内管24的数目及大小都可以随着不同需求调整。又，内管24可细分为内管242和内管241，内管242围绕内管241，而内管241的直径可以是所有内管24中最大的。除此之外，各个内管24的底部27和基底10的前表面12之间具有一距离d1，根据本发明的较佳实施例，距离d1可以介于1微米至7微米之间，但不限于此，距离d1可以根据不同需求而调整。另外，内管24并未贯穿基底10，再者，各个内管24的形状可以独立地选自圆柱型、三角柱、四角柱、五角柱以及六角柱。 
如图4所示，形成一介电层26例如氧化硅或氮化硅于各个内管24的侧壁25和底部27以及硬掩模20的表面上。在本实施例中，介电层26较佳为氧化硅，其可利用化学气相沉积或是原子沉积法形成。然后形成一提升强度材料层28例如氧化硅或氮化硅填入各个内管24，之后利用化学机械研磨去 除高于介电层26表面上的提升强度材料层28，提升强度材料层28较佳为氮化硅，但不限于此，其它硬度适当的材料也可作为提升强度材料层28，只要使形成提升强度材料层28和介电层26的材料相异即可。 
如图5A和图5B所示，形成一图案化掩模30例如一图案化的光致抗蚀剂层覆盖部分介电层26，此时曝露出内管24、提升强度材料层28、在各个内管之间的介电层26与在内管24周围的介电层26。 
如图6A和图6B所示，以图案化掩模30、提升强度材料层28作为掩模蚀刻移除介电层26、硬掩模20、介电层18和基底10以在基底10中形成一外管32环绕各个内管24。外管32具有一侧壁33和一底部35，此外，外管32的形状不限于圆柱型，其它三角柱、四角柱、五角柱以及六角柱等的形状也可适用，之后移除图案化掩模30。然后进行一热氧化制作工艺或一沉积制作工艺以形成一介电层26’于提升强度材料层28的表面、外管32的侧壁33及底部35和硬掩模20的表面上。介电层26’较佳为氧化硅，但是其它介电材料也作为介电层26’，只要介电层26’的材料与提升强度材料层28的材料相异即可。 
如图7A和图7B所示，形成一导电层34填满外管32并且覆盖外管32、内管24、介电层26’以及半导体元件16，导电层34可以为铜、钨、金、银、铝或是其它导电材料，此外导电层34可以为一复合材料，例如一铜金属层搭配铜的晶种层或是一钨金属层搭配一氮化钛作为界面层。根据本发明的较佳实施例，导电层34较佳为钨，接着进行一平坦化制作工艺以介电层18作为停止层，移除位于介电层18上的导电层34、介电层26’和硬掩模20，平坦化制作工艺可以为化学机械研磨，但不限于此，其它如蚀刻制作工艺或是任何适合的制作工艺都可用于移除位于外管32外的导电层34。此时，依据本发明的较佳实施例所制作的基材具有导通孔的半导体元件40业已完成。之后薄化基底10，再将薄化后的基底10与另一基底组装并电性连结，可重复组装基底的步骤来形成一3D堆叠式封装。此外，在基底10薄化之后各个内管24的底部27和基底10的后表面14具有一距离d2，根据本发明的较佳实施例，距离d2介于43微米和49微米之间，但不限于此，距离d2可以依据元件大小不同而调整。 
本发明的另一较佳实施例提供了一种基材具有导通孔的半导体元件40，请参阅图7A和图7B，一种基材具有导通孔的半导体元件40包含，一基底 10具有一前表面12和一后表面14，在附图中基板10的后表面14是朝向下方。一导通孔42贯穿基底10，导通孔42包含一外管32贯穿基底10，至少一内管24设置于外管32内，图7A和图7B中，以内管24有9个为例，但不限于此，内管24的数目及大小都可以随着不同需求调整。又，内管24可细分为内管242和内管241，内管242围绕内管241，而内管241的直径可以是所有内管24中最大的。一介电层26’设置于外管32的侧壁33以及各个内管24的侧壁25，介电层26’可以为氧化硅、氮化硅或其它介电材料。在本实施例中，介电层26’较佳为氧化硅，一提升强度材料层28填入各个内管24，其中提升强度材料层28可以为氧化硅、氮化硅或其它介电材料，在本实施例中提升强度材料层28较佳为氮化硅，但不限于此，只要提升强度材料层28的材料与介电层26’的材料相异即可。一导电层34填满外管32，导电层34可以为铜、钨、金、银、铝或是其它导电材料，导电层34也可以为一复合材料，例如一铜金属层搭配铜的晶种层或是一钨金属层搭配一氮化钛作为界面层。根据本较佳实施例，导电层34较佳为钨。 
除此之外，各个内管24的底部27和基底10的前表面12之间具有一距离d1，距离d1可以介于1微米至7微米之间，但不限于此，距离d1可以随着一半导体元件16的深度而调整；各个内管24的底部27和基底10的后表面14具有一距离d2，根据本发明的较佳实施例，距离d2介于43微米和49微米之间，但不限于此。各个内管24和外管32的形状不单仅是圆柱型，其它如三角柱、四角柱、五角柱以及六角柱等的形状也可适用，如图8所示，内管24和外管32的形状为四角柱。 
本发明的较佳实施例的特征在于导通孔具有至少一内管设置于一外管内，当导通孔中的材料因为热膨胀系数差异而产生应力时，前述应力可以被分配到内管，由内管分散，另外，填入于内管中的氮化硅其可增加导通孔上部区域的强度，前述上部区域的指离基底的前表面1至7微米处，一般来说，半导体元件的深度约为离基底的前表面1至7微米处，因此，有了内管中的氮化硅增加导通孔强度之后，半导体元件就不会被导通孔产生的应力破坏。再者，钨的热膨胀系数大约为4.5×10-6/K而氮化硅的热膨胀系数大约为3.3×10-6/K，如前文所述，铜的热膨胀系数大约为16.5×10-6/K，而硅的热膨胀系数大约为4.68×10-6/K，因此钨和硅的热膨胀系数差异较铜和硅来得小，又，氮化硅的热膨胀系数比钨小，因此填入内管中的氮化硅和作为导电层的 钨只会造成非常小的热膨胀应力，所以本发明所提供的导通孔的结构具有极小的热膨胀应力。 
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。 

Claims (16)

1.一种基材具有导通孔的半导体元件，其特征在于包含：
基底；以及
导通孔贯穿该基底，其中该导通孔包含：
外管贯穿该基底，且该外管中填入导电层；
至少一内管设置于该外管的该导电层内部，该内管中填入提升强度材料；以及
介电层覆盖该外管的一侧壁与该内管的一侧壁与一底部。
2.如权利要求1所述的基材具有导通孔的半导体元件，其特征在于该介电层使用与该提升强度材料层相异的材料形成。
3.如权利要求2所述的基材具有导通孔的半导体元件，其特征在于该介电层包含氧化硅或氮化硅。
4.如权利要求3所述的基材具有导通孔的半导体元件，其特征在于该提升强度材料层包含氧化硅或氮化硅。
5.如权利要求1所述的基材具有导通孔的半导体元件，其特征在于该导电层包含钨或铜。
6.如权利要求1所述的基材具有导通孔的半导体元件，其特征在于该外管的形状选自由下列形状组成的群组：圆柱型、三角柱、四角柱、五角柱以及六角柱。
7.如权利要求1所述的基材具有导通孔的半导体元件，其特征在于该内管的形状选自由下列形状组成的群组：圆柱型、三角柱、四角柱、五角柱以及六角柱。
8.一种形成基材具有导通孔的半导体元件的方法，其特征在于包含：
提供一基底；
图案化该基底以形成至少一内管于该基底内；
形成一第一介电层于该内管的一侧壁和一底部上；
形成一提升强度材料层填入该内管；
图案化该基底以形成一外管，其中该外管环绕该内管；
形成一第二介电层于该外管的一侧壁；以及
形成一导电层填入该外管。
9.如权利要求8所述的形成基材具有导通孔的半导体元件的方法，另包含：
在形成该导电层之后，薄化该基底。
10.如权利要求9所述的形成基材具有导通孔的半导体元件的方法，其特征在于在薄化该基底之后，该外管贯穿该基底。
11.如权利要求8所述的形成基材具有导通孔的半导体元件的方法，其特征在于该内管和该外管的形状可以独立地选自由下列形状组成的群组：圆柱型、三角柱、四角柱、五角柱以及六角柱。
12.如权利要求8所述的形成基材具有导通孔的半导体元件的方法，其特征在于形成该外管的方法包含：
形成一图案化掩模于该基底上；
以该图案化掩模和该提升强度材料层为掩模，移除部分该基底；以及
移除该图案化掩模。
13.如权利要求8所述的形成基材具有导通孔的半导体元件的方法，其特征在于该第一介电层使用与该提升强度材料层相异的材料形成。
14.如权利要求13所述的形成基材具有导通孔的半导体元件的方法，其中该第一介电层包含氧化硅或氮化硅。
15.如权利要求14所述的形成基材具有导通孔的半导体元件的方法，其特征在于该提升强度材料层包含氧化硅或氮化硅。
16.如权利要求8所述的形成基材具有导通孔的半导体元件的方法，其特征在于该导电层包含钨或铜。
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