CN103378034A - 具有硅通孔内连线的半导体封装 - Google Patents

具有硅通孔内连线的半导体封装 Download PDF

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Abstract

本发明提供一种具有硅通孔内连线的半导体封装。上述具有硅通孔内连线的半导体封装包括半导体基板，其具有前侧和后侧；接触孔插塞阵列，设置于半导体基板的前侧；隔绝结构，设置于半导体基板中，且位于接触孔插塞阵列下方；以及硅通孔内连线，穿过半导体基板，且与接触孔插塞阵列和隔绝结构重叠。本发明所提供的具有硅通孔内连线的半导体封装，能得到具有平滑底部的硅通孔开口，因而可以避免产生现有硅通孔内连线的铜扩散问题。

Description

具有硅通孔内连线的半导体封装
技术领域
本发明关于一种具有硅通孔内连线的半导体封装，特别关于一种用于具有硅通孔(TSV)内连线的半导体封装的一种蚀刻停止结构。
背景技术
对于电子工程领域而言，硅通孔(through silicon via，TSV)为完全穿过硅晶圆或硅芯片的一种垂直电性连接物。相较于例如封装上封装(package-on-package)的其他半导体封装，硅通孔利用高性能的制造技术所制成。硅通孔用于制造三维(3D)半导体封装和3D集成电路。相较于其他半导体封装，硅通孔的介层孔插塞的密度实质上大于其他半导体封装，且硅通孔具有较短的连接长度。
用以形成半导体封装的现有硅通孔技术包括形成穿过内连线结构的介电层及/或穿过半导体封装的半导体基板的开口。于上述开口的侧壁和底部形成顺应性衬垫和阻障种晶层。例如铜的导电材料填充上述开口以形成硅通孔。目前，可选择包括后钻孔蚀刻工艺(via last etchingprocess)和中段钻孔蚀刻工艺(via middle etching process)的数个硅通孔开口蚀刻技术来形成硅通孔。上述后钻孔硅通孔蚀刻工艺(last TSV viaetching process)从半导体基板的后侧进行，且上述后钻孔硅通孔蚀刻工艺需要停止在内连线结构的接触孔插塞上。然而，半导体基板(硅)对介电层(氧化物)的蚀刻选择比差，会导致硅通孔具有粗糙的表面(底面)，且会使上述硅通孔开口的蚀刻轮廓(etching profile)变得难以控制。结果，填充于上述硅通孔开口的导电材料(铜)会往外扩散而污染组件。
因此，在此技术领域中，有需要一种用于具有硅通孔(TSV)内连线的半导体封装的新颖蚀刻停止结构，以改善上述缺点。
发明内容
为了解决上述的硅通孔内连线的铜扩散的技术问题，本发明特提供用于具有硅通孔(TSV)内连线的半导体封装的一种蚀刻停止结构。
本发明的实施例提供一种具有硅通孔内连线的半导体封装。上述具有硅通孔内连线的半导体封装包括半导体基板，其具有前侧和后侧；接触孔插塞阵列，设置于上述半导体基板的上述前侧上；隔绝结构，设置于上述半导体基板中，且位于上述接触孔插塞阵列下方；以及硅通孔内连线，穿过上述半导体基板，且与上述接触孔插塞阵列和上述隔绝结构重叠。
本发明的另一实施例提供一种具有硅通孔内连线的半导体封装。上述具有硅通孔内连线的半导体封装包括半导体基板，其具有前侧和后侧；接触孔插塞阵列，设置于上述半导体基板的上述前侧上；硅通孔内连线，设置于上述半导体基板中，且位于上述接触孔插塞阵列下方；以及隔绝结构，设置于上述半导体基板中，其中在俯视图中，上述隔绝结构位于上述接触孔插塞阵列的两个接触孔插塞之间。
本发明提供的具有硅通孔内连线的半导体封装，能得到具有平滑底部的硅通孔开口，因而可以避免产生现有硅通孔内连线的铜扩散问题。
附图说明
图1显示本发明一实施例的具有硅通孔(TSV)内连线的半导体封装的剖面示意图。
图2为图1的放大示意图，其显示本发明一实施例的用于具有硅通孔(TSV)内连线的半导体封装的蚀刻停止结构。
图3为图1的放大示意图，其显示本发明另一实施例的用于具有硅通孔(TSV)内连线的半导体封装的蚀刻停止结构。
图4为图1的放大示意图，其显示本发明又一实施例的用于具有硅通孔(TSV)内连线的半导体封装的蚀刻停止结构。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来称呼特定的组件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”是开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接到第二装置。
图1显示本发明一实施例的具有硅通孔(TSV)内连线212的半导体封装600的剖面示意图。在本实施例中，利用后钻孔硅通孔技术(via lastTSV technology)形成的半导体封装600。是从半导体基板200的后侧203进行蚀刻工艺形成硅通孔内连线212，且上述蚀刻工艺停止于内连线结构222的接触孔插塞上。如图1所示，半导体封装600具有半导体基板200，且半导体基板200具有前侧201和相对上述前侧201的后侧203。在本发明一实施例中，半导体基板200可为硅基板。在本发明其他实施例中，可利用锗化硅(SiGe)、块状半导体(bulk semiconductor)、应变半导体(strained semiconductor)、化合物半导体(compound semiconductor)，或其他常用的半导体基板。在本发明实施例中，半导体基板200可植入p型或n型掺杂。例如晶体管的集成电路组件220，是形成于半导体基板200的前侧201上。如图1所示，集成电路组件220可通过形成于半导体基板200中的浅沟槽隔绝物(STI feature)205以与其他组件(图未显示)隔绝。内连线结构222，形成于半导体基板200的前侧201上，且于介电层堆栈结构208中。在本发明一实施例中，内连线结构222电性连接至上述集成电路组件220。在本发明一实施例中，内连线结构222可由接触孔插塞、介层孔插塞和金属层图案构成，且上述金属层图案垂直设置于不同层别的接触孔插塞和介层孔插塞之间及/或不同层别的介层孔插塞之间。上述金属层图案的数量依据集成电路组件220的设计而定，然非限制本发明的保护范围。
第一保护层230，形成覆盖内连线结构222的顶部。重布线层224，形成穿过第一保护层230。可利用微影工艺、电镀工艺和图案化工艺来形成重布线层224。在本实施例中，重布线层224可由铝形成。防焊层234，设置于内连线结构222的顶部上，且覆盖重布线层224。第一导电凸块226形成于半导体基板200的前侧201上方。并且，可利用图案化工艺和回焊工艺来形成穿过防焊层234以连接至重布线层224的第一导电凸块226。在本发明一实施例中，第一导电凸块226可包括焊球、金属柱状物或上述组合。再者，第二保护层232，形成覆盖防焊层234和第一导电凸块226。硅通孔内连线212，形成穿过半导体基板200，且电性连接至内连线结构222。导电凸块228，形成于半导体基板200的后侧203下方，且电性连接至硅通孔内连线212。
注意半导体封装600可包括用于硅通孔内连线212的蚀刻停止结构500。上述蚀刻停止结构500设置垂直位于内连线结构222的接触孔插塞和硅通孔内连线212之间。上述蚀刻停止结构500可提供额外组件，且上述蚀刻停止结构500的形成材质不同于形成内连线结构222的接触孔插塞和半导体基板200的材质。因此，在从半导体基板200的后侧203进行硅通孔蚀刻工艺期间，硅通孔内连线212的开口可以停止在内连线结构222的接触孔插塞上。
上述蚀刻停止结构500可具有不同的配置。图2为如图1所示的本发明一实施例的蚀刻停止结构500的放大示意图。在本实施例中，如图2所示的蚀刻停止结构标示为蚀刻停止结构500a。如图2所示，蚀刻停止结构500a设置于接触孔插塞阵列211的正下方，上述接触孔插塞阵列211包括设置于半导体基板200的前侧201上的多个接触孔插塞210。在如图2所示的实施例中，蚀刻停止结构500a可包括单一隔绝结构202，例如浅沟槽隔绝物(STI)，上述单一隔绝结构202设置于半导体基板200中，且位于接触孔插塞阵列211的下方。在本发明一实施例中，单一隔绝结构202可与如图1所示的浅沟槽隔绝物205同时形成。并且，闸极结构204，设置于半导体基板200的前侧201上，且介于接触孔插塞阵列211和单一隔绝结构202之间。并且，闸极结构204设置于单一隔绝结构202的正上方。在本发明一实施例中，闸极结构204可与如图1所示的集成电路组件220的闸极结构同时形成。在本发明一实施例中，闸极结构204可由多晶材料或高介电常数(介电常数大于10)的金属材料形成。硅化物层206，形成于闸极结构204上。因此，进行形成接触孔插塞阵列211的工艺之后，接触孔插塞阵列211着陆(land on)且接触硅化物层206。
在如图2所示的实施例中，硅通孔内连线212位于接触孔插塞阵列211的下方，且与接触孔插塞阵列211和单一隔绝结构202重叠。闸极结构204的边界A1围绕接触孔插塞阵列211和硅通孔内连线212。并且，单一隔绝结构202的边界A2围绕闸极结构204的边界A1，且围绕硅通孔内连线212。进行位于接触孔插塞阵列211的正下方的硅通孔内连线212的硅通孔开口的蚀刻工艺期间，由氧化物形成的单一隔绝结构202相对于由例如硅的半导体形成的半导体基板200具有高蚀刻选择比。上述单一隔绝结构202可视为硅通孔开口的蚀刻工艺期间的蚀刻终点(etchend-point)的提供者。因此，当上述硅通孔开口的蚀刻工艺在侦测到蚀刻终点(单一隔绝结构202)时，单一隔绝结构202有助于硅通孔开口的上述蚀刻工艺使用另一蚀刻气体来蚀刻单一隔绝结构202，上述另一蚀刻气体对单一隔绝结构202的蚀刻速率(etch rate)小于对半导体基板200的蚀刻速率。并且，闸极结构204设置于单一隔绝结构202的正上方，由多晶材料或金属材料形成的闸极结构204对由氧化物形成的单一隔绝结构202具有高蚀刻选择比。因此，上述硅通孔开口的蚀刻工艺可易于停止在闸极结构204上。再者，经过上述硅通孔开口的蚀刻工艺之后，可得到具有平滑的底部的硅通孔开口，有助顺应性衬垫(conformalliner)和阻障种晶层(barrier seed layer)沉积于其上，以避免产生现有硅通孔内连线的铜扩散问题(Cu out diffusion problem)。在本实施例中，穿过单一隔绝结构202形成的最终硅通孔内连线212可内嵌于闸极结构204的部分中。
图3显示本发明另一实施例的用于如图1所示的具有硅通孔(TSV)内连线的半导体封装600的蚀刻停止结构500的放大示意图。在本实施例中，如图3所示的蚀刻停止结构标示为蚀刻停止结构500b。如图3所示，蚀刻停止结构500b设置于接触孔插塞阵列211的正下方，上述接触孔插塞阵列211包括多个接触孔插塞210，设置于半导体基板200的前侧201上。在本实施例中，接触孔插塞阵列211形成着陆于半导体基板200的前侧201。因此，接触孔插塞210的多个底部对齐半导体基板200的前侧201。如图3所示，蚀刻停止结构500b可包括多个隔绝结构302，例如浅沟槽隔绝物(STI)，上述隔绝结构302设置于半导体基板200中，且位于接触孔插塞阵列211的下方。在本发明一实施例中，上述隔绝结构302可与如图1所示的浅沟槽隔绝物205同时形成。在本实施例中，在俯视图中(图未显示)，上述隔绝结构302可与接触孔插塞210交错设置。换句话说，在俯视图中，上述隔绝结构302位于两个接触孔插塞210之间。在接触孔插塞210下的隔绝结构302设计避免与接触孔插塞210重叠，以确保最终硅通孔内连线可以电性连接至接触孔插塞210。
在如图3所示的实施例中，硅通孔内连线212位于接触孔插塞阵列211的下方，且与接触孔插塞阵列211和隔绝结构302重叠。隔绝结构302的边界A3围绕硅通孔内连线212和接触孔插塞阵列211。进行位于接触孔插塞阵列211的正下方的硅通孔内连线212的硅通孔开口的蚀刻工艺期间，由氧化物形成的隔绝结构302相对于由例如硅的半导体形成的半导体基板200具有高蚀刻选择比。隔绝结构302可视为硅通孔开口的蚀刻工艺期间的蚀刻终点(etch end-point)的提供者。因此，当上述硅通孔开口的蚀刻工艺在侦测到蚀刻终点(隔绝结构302)时，隔绝结构302有助于硅通孔开口的上述蚀刻工艺使用另一蚀刻气体来蚀刻靠近隔绝结构302的部分半导体基板200，上述另一蚀刻气体对隔绝结构302的蚀刻速率(etch rate)小于原始的蚀刻速率。并且，上述硅通孔开口的蚀刻工艺可易于停止在半导体基板200的前侧201。再者，经过上述硅通孔开口的蚀刻工艺之后，可得到具有平滑的底部的硅通孔开口，有助顺应性衬垫(conformal liner)和阻障种晶层(barrier seed layer)沉积于其上，以避免产生现有硅通孔内连线的铜扩散问题(Cu out diffusionproblem)。在本实施例中，最终硅通孔内连线212的底部可对齐半导体基板200的前侧201。
图4显示本发明又一实施例的用于如图1所示的具有硅通孔(TSV)内连线的半导体封装600的蚀刻停止结构500的放大示意图。在本实施例中，如图4所示的蚀刻停止结构标示为蚀刻停止结构500c。如图4所示，蚀刻停止结构500c设置于接触孔插塞阵列211的下方，上述接触孔插塞阵列211包括多个接触孔插塞210，设置于半导体基板200的前侧201上。如图4所示，硅通孔内连线212位于接触孔插塞阵列211的正下方。在如图4所示的实施例中，蚀刻停止结构500c可包括多个隔绝结构302，例如浅沟槽隔绝物(STI)，上述隔绝结构302设置于半导体基板200中，且位于接触孔插塞阵列211的下方。在本发明一实施例中，上述隔绝结构302可与如图1所示的浅沟槽隔绝物205同时形成。隔绝结构302的边界A3围绕硅通孔内连线212和接触孔插塞阵列211。在本实施例中，在俯视图中(图未显示)，上述隔绝结构302可与接触孔插塞210交错设置。换句话说，在俯视图中，上述隔绝结构302位于两个接触孔插塞210之间。在接触孔插塞210下的隔绝结构302设计避免与接触孔插塞210重叠，以确保最终硅通孔内连线可以电性连接至接触孔插塞210。
并且，在如图4所示的实施例中，多个闸极结构304，设置于半导体基板200的前侧201上，且垂直介于接触孔插塞阵列211和硅通孔内连线212之间，如图4的剖面图所示。再者，闸极结构304设计避免与隔绝结构302重叠。因此，如图4的剖面图所示，闸极结构304横向设置于隔绝结构302之间。在本发明一实施例中，闸极结构304可与如图1所示的集成电路组件220的闸极结构同时形成。在本发明一实施例中，闸极结构304可由多晶材料或高介电常数(介电常数大于10)金属材料形成。多个硅化物层306，分别形成于闸极结构304上。因此，接触孔插塞阵列211的接触孔插塞210分别着陆(land on)且接触硅化物层306。
进行位于接触孔插塞阵列211的正下方的硅通孔内连线212的硅通孔开口的蚀刻工艺期间，由氧化物形成的隔绝结构302相对于由例如硅的半导体形成的半导体基板200具有高蚀刻选择比。隔绝结构302可视为硅通孔开口的蚀刻工艺期间的蚀刻终点(etch end-point)的提供者。因此，当上述硅通孔开口的蚀刻工艺在侦测到蚀刻终点(隔绝结构302)时，隔绝结构302有助于硅通孔开口的上述蚀刻工艺使用另一蚀刻气体来蚀刻靠近隔绝结构302的部分半导体基板200，上述另一蚀刻气体对隔绝结构302的蚀刻速率(etch rate)小于原始的蚀刻速率。并且，可进行上述硅通孔开口的蚀刻工艺且不会损伤隔绝结构302。
而且，闸极结构304设置于接触孔插塞210的正下方，由多晶材料或金属材料形成的闸极结构304相对于由例如硅的半导体形成的半导体基板200具有高蚀刻选择比。因此，上述硅通孔开口的蚀刻工艺可易于停止在形成于半导体基板200的前侧201上闸极结构304，且最终的硅通孔内连线212可接触闸极结构304，以电性连接至接触孔插塞阵列211。在本实施例中，最终硅通孔内连线212的底部可对齐半导体基板200的前侧201。再者，经过上述硅通孔开口的蚀刻工艺之后，可得到具有平滑的底部的硅通孔开口，有助顺应性衬垫(conformal liner)和阻障种晶层(barrier seed layer)沉积于其上，以避免产生现有硅通孔内连线的铜扩散问题(Cu out diffusion problem)。在本发明其他实施例中，最终硅通孔内连线212可内嵌于部分闸极结构304中。
本发明实施例提供用于具有硅通孔(TSV)内连线的半导体封装的一种蚀刻停止结构。在本发明一实施例中，上述蚀刻停止结构可提供额外的单一隔绝结构/多重隔绝结构，垂直位于接触孔插塞阵列和硅通孔内连线之间，以改善“蚀刻停止(etch-stop)”能力。上述蚀刻停止结构的形成材质不同于形成内连线结构的接触孔插塞和半导体基板的材质。隔绝结构可视为硅通孔开口的蚀刻工艺期间的蚀刻终点(etchend-point)的提供者。因此，当上述硅通孔开口的蚀刻工艺在侦测到蚀刻终点(隔绝结构)时，上述隔绝结构有助于上述硅通孔开口的蚀刻工艺使用另一蚀刻气体来蚀刻靠近隔绝结构的部分半导体基板，上述另一蚀刻气体对隔绝结构的蚀刻速率(etch rate)小于原始的蚀刻速率。并且，可进行上述硅通孔开口的蚀刻工艺且不会损伤隔绝结构。在本发明其他实施例中，上述蚀刻停止结构可包括额外的闸极结构，上述闸极结构位于接触孔插塞的正下方。由多晶材料或金属材料形成的闸极结构相对于由例如硅的半导体形成的半导体基板具有高蚀刻选择比。因此，上述硅通孔开口的蚀刻工艺可易于停止在形成于半导体基板的前侧上闸极结构，且最终的硅通孔内连线可接触闸极结构，以电性连接至接触孔插塞阵列。在本实施例中，最终硅通孔内连线的底部可对齐半导体基板的前侧。再者，经过上述硅通孔开口的蚀刻工艺之后，可得到具有平滑的底部的硅通孔开口，有助顺应性衬垫(conformalliner)和阻障种晶层(barrier seed layer)沉积于其上，以避免产生现有硅通孔内连线的铜扩散问题(Cu out diffusion problem)。
本领域中技术人员应能理解，在不脱离本发明的精神和范围的情况下，可对本发明做许多更动与改变。因此，上述本发明的范围具体应以后附的权利要求界定的范围为准。

Claims (24)

1.一种具有硅通孔内连线的半导体封装，包括：
半导体基板，其具有前侧和后侧；
接触孔插塞阵列，设置于所述半导体基板的所述前侧上；
隔绝结构，设置于所述半导体基板中，且位于所述接触孔插塞阵列下方；以及
硅通孔内连线，穿过所述半导体基板，且与所述接触孔插塞阵列和所述隔绝结构重叠。
2.如权利要求1所述的具有硅通孔内连线的半导体封装，其特征在于，所述硅通孔内连线位于所述接触孔插塞阵列下方。
3.如权利要求1所述的具有硅通孔内连线的半导体封装，其特征在于，所述隔绝结构的边界围绕所述硅通孔内连线。
4.如权利要求1所述的具有硅通孔内连线的半导体封装，其特征在于，所述隔绝结构为单一浅沟槽隔绝物，且所述接触孔插塞阵列位于所述单一浅沟槽隔绝物上。
5.如权利要求4所述的具有硅通孔内连线的半导体封装，其特征在于，更包括：
闸极结构，设置于所述半导体基板的所述前侧上，且位于所述接触孔插塞阵列和所述单一浅沟槽隔绝物之间；以及
硅化物层，形成于所述闸极结构上，其中所述接触孔插塞阵列接触所述硅化物层。
6.如权利要求5所述的具有硅通孔内连线的半导体封装，其特征在于，所述硅通孔内连线形成穿过所述单一浅沟槽隔绝物，且内嵌于所述闸极结构的部分中。
7.如权利要求5所述的具有硅通孔内连线的半导体封装，其特征在于，所述闸极结构由多晶材料或金属材料形成，且所述闸极结构的介电常数大于10。
8.如权利要求5所述的具有硅通孔内连线的半导体封装，其特征在于，所述闸极结构的边界围绕所述硅通孔内连线。
9.如权利要求1所述的具有硅通孔内连线的半导体封装，其特征在于，所述隔绝结构包括多个浅沟槽隔绝物，且所述接触孔插塞阵列包括多个接触孔插塞，其中所述多个浅沟槽隔绝物避免与所述多个接触孔插塞重叠。
10.如权利要求9所述的具有硅通孔内连线的半导体封装，其特征在于，所述硅通孔内连线接触所述多个接触孔插塞。
11.如权利要求9所述的具有硅通孔内连线的半导体封装，其特征在于，所述多个接触孔插塞的多个底部对齐所述半导体基板的所述前侧。
12.如权利要求9所述的具有硅通孔内连线的半导体封装，其特征在于，更包括：
多个闸极结构，设置于所述半导体基板的所述前侧上，且分别与所述多个接触孔插塞重叠；以及
多个硅化物层，分别形成于所述多个闸极结构上，其中所述多个接触孔插塞分别接触所述多个硅化物层。
13.如权利要求12所述的具有硅通孔内连线的半导体封装，其特征在于，所述硅通孔内连线接触所述多个闸极结构。
14.如权利要求12所述的具有硅通孔内连线的半导体封装，其特征在于，所述多个浅沟槽隔绝物避免与所述多个闸极结构重叠。
15.如权利要求12所述的具有硅通孔内连线的半导体封装，其特征在于，所述硅通孔内连线内嵌于部分所述多个闸极结构中。
16.一种具有硅通孔内连线的半导体封装，包括：
半导体基板，其具有前侧和后侧；
接触孔插塞阵列，设置于所述半导体基板的所述前侧上；
硅通孔内连线，设置于所述半导体基板中，且位于所述接触孔插塞阵列下方；以及
隔绝结构，设置于所述半导体基板中，其中在俯视图中，所述隔绝结构位于所述接触孔插塞阵列的两个接触孔插塞之间。
17.如权利要求16所述的具有硅通孔内连线的半导体封装，其特征在于，所述隔绝结构围绕所述接触孔插塞阵列和所述硅通孔内连线。
18.如权利要求16所述的具有硅通孔内连线的半导体封装，其特征在于，所述隔绝结构为单一浅沟槽隔绝物，且所述接触孔插塞阵列位于所述单一浅沟槽隔绝物上。
19.如权利要求18所述的具有硅通孔内连线的半导体封装，其特征在于，更包括：
闸极结构，设置于所述半导体基板的所述前侧上，且位于所述接触孔插塞阵列和所述单一浅沟槽隔绝物之间；以及
硅化物层，形成于所述闸极结构上，其中所述接触孔插塞阵列接触所述硅化物层。
20.如权利要求18所述的具有硅通孔内连线的半导体封装，其特征在于，所述硅通孔内连线形成穿过所述单一浅沟槽隔绝物，且内嵌于所述闸极结构的部分中。
21.如权利要求16所述的具有硅通孔内连线的半导体封装，其特征在于，所述隔绝结构包括多个浅沟槽隔绝物，且所述接触孔插塞阵列更包括多个接触孔插塞，其中所述多个浅沟槽隔绝物避免与所述多个接触孔插塞重叠。
22.如权利要求21所述的具有硅通孔内连线的半导体封装，其特征在于，所述硅通孔内连线接触所述多个接触孔插塞。
23.如权利要求21所述的具有硅通孔内连线的半导体封装，其特征在于，更包括：
多个闸极结构，设置于所述半导体基板的所述前侧上，且分别与所述多个接触孔插塞重叠；以及
多个硅化物层，分别形成于所述多个闸极结构上，其中所述多个接触孔插塞分别接触所述多个硅化物层。
24.如权利要求23所述的具有硅通孔内连线的半导体封装，其特征在于，所述多个浅沟槽隔绝物避免与所述多个闸极结构重叠。
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