KR101193370B1 - 칩 스택 및 3차원 회로를 위한 열 전도 - Google Patents

칩 스택 및 3차원 회로를 위한 열 전도 Download PDF

Info

Publication number
KR101193370B1
KR101193370B1 KR1020100070902A KR20100070902A KR101193370B1 KR 101193370 B1 KR101193370 B1 KR 101193370B1 KR 1020100070902 A KR1020100070902 A KR 1020100070902A KR 20100070902 A KR20100070902 A KR 20100070902A KR 101193370 B1 KR101193370 B1 KR 101193370B1
Authority
KR
South Korea
Prior art keywords
layer
diamond
semiconductor layer
semiconductor
opening
Prior art date
Application number
KR1020100070902A
Other languages
English (en)
Other versions
KR20110066075A (ko
Inventor
조셉핀 골 스티븐
에베르 프랑수아
Original Assignee
인터실 아메리카스 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터실 아메리카스 엘엘씨 filed Critical 인터실 아메리카스 엘엘씨
Publication of KR20110066075A publication Critical patent/KR20110066075A/ko
Application granted granted Critical
Publication of KR101193370B1 publication Critical patent/KR101193370B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3732—Diamonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1451—Function
    • H01L2224/14515—Bump connectors having different functions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

반도체 장치 조립체 및 방법은, 예를 들어 반도체 웨이퍼들 또는 웨이퍼 섹션들(반도체 다이들)과 같은 단일 반도체층 또는 적층형 반도체층들을 포함할 수 있다. 각 반도체층 상에서, 그것을 통해 형성된 다이아몬드층은 열의 전달 및 소산에 조력할 수 있다. 상기 다이아몬드층은 상기 반도체층 후면 상의 제1 부분과, 상기 반도체층으로 수직으로 연장하는, 예를 들어 상기 반도체층을 완전히 통과하여 연장하는 하나 이상의 제2 부분들을 포함할 수 있다. 그리고, 상기 하나 이상의 반도체층들로부터 멀리 열을 전도하기 위해 상기 다이아몬드층에 열 접촉이 이루어질 수 있다. 전도성 비아들이 신호 전달 및 열 소산 능력들을 제공하기 위해 상기 다이아몬드층을 통해 형성될 수 있다.

Description

칩 스택 및 3차원 회로를 위한 열 전도{HEAT CONDUCTION FOR CHIP STACKS AND 3-D CIRCUITS}
이 출원은 여기 참조로 모두가 병합된, 2009년 12월 10일 출원한 미국특허출원 제61/285,325호, 및 2010년 1월 15일 출원한 미국특허출원 제61/295,292호의 우선권을 청구한다.
본 발명은 열전도 및 열전달이 후면에 형성된 다이아몬드층에 의해 부분적으로 제공되는 반도체 조립체 및 그 제조방법에 대한 것이다.
다이아몬드층은 효율적인 열 전도체이다. 본 발명의 일 실시형태에서, 다이아몬드층은 적층 모듈의 내부로부터 멀리 및/또는 상기 적층 모듈을 통하여 수직으로 열을 전하는 열전도 경로를 제공하도록 형성될 수 있다.
상기 다이아몬드 물질은 예를 들어, 열 전도성이지만 전기 절연성의 층을 제공하기 위해 도핑되지 않을 수 있다. 다른 사용에서, 상기 다이아몬드층은 전기 전도성 접속부를 제공하기 위해, 예를 들어 기판 잡음 및 기판 저항을 감소시키기 위해 효과적으로 사용될 수 있어, 장치의 래치-업(latch-up)을 최소화할 수 있는, 전기 전도성 및 열 전도성 다이아몬드층을 결과하기에 충분한 붕소의 P+ 농도와 같은, 도핑 농도를 포함할 수 있다. 도펀트(dopant)는 다이아몬드가 기판상에 증착되거나 증대되는(grown) 동안에 주입 또는 인시튜 도핑(In-situ doping)을 사용하여 다이아몬드 물질 내에 도입될 수 있다.
본 발명은 열전도 및 열전달이 후면에 형성된 다이아몬드층에 의해 부분적으로 제공되는 반도체 조립체 및 그 제조방법을 제공함을 목적으로 한다.
본 발명에 따르면, 전면(front side), 후면(back side) 및 개구부를 포함하는 반도체층으로서 상기 개구부는 상기 후면으로부터 상기 전면으로 상기 반도체층을 통해 연장하는 상기 반도체층; 및 상기 개구부를 통해 연장하는 제1 부분 및 상기 반도체층의 상기 후면 상의 제2 부분을 포함하는 다이아몬드층;을 포함하는 것을 특징으로 하는 반도체 조립체가 제공된다.
또한, 본 발명의 제2 실시 형태에 따르면, 전면, 후면 및 개구부를 포함하는 반도체층으로서 상기 개구부는 상기 후면으로부터 상기 전면으로 상기 반도체층을 통해 연장하는 상기 반도체층; 상기 개구부를 통해 연장하고 상기 반도체층의 상기 전면에 제1 표면을 포함하는 다이아몬드층의 제1 부분; 상기 반도체층의 상기 후면을 덮는 다이아몬드층의 제2 부분; 상기 다이아몬드층의 상기 제1 부분 및 상기 다이아몬드층의 상기 제2 부분 모두를 통해 연장하는 개구부; 및 상기 다이아몬드층의 상기 제1 부분과 상기 다이아몬드층의 상기 제2 부분 모두를 통해 연장하는 상기 개구부를 충진하여, 상기 반도체층의 상기 전면과 상기 반도체층의 상기 후면 사이에 연장하는 전도 경로를 제공하는 전도체;를 포함하는 것을 특징으로 하는 반도체 조립체가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 반도체 조립체의 제조 방법으로서, 반도체층의 일부를 제거하여, 상기 반도체층의 개구부를 형성하고 상기 반도체층의 후면 상에 제1 다이아몬드층을 노출하는 단계; 결정화 핵으로서 상기 제1 다이아몬드층을 사용하여 상기 반도체층의 상기 개구부를 통해 제2 다이아몬드층을 증대하는 단계; 상기 제1 다이아몬드층과 상기 제2 다이아몬드층 모두를 통하는 적어도 하나의 개구부를 식각하여, 상기 제1 다이아몬드층의 후면으로부터 상기 제2 다이아몬드층의 전면으로 연장하고 상기 반도체 층을 통해 연장하는 적어도 하나의 비아 개구부(via opening)를 제공하는 단계; 적어도 하나의 비아 개구부를 전도층으로 충진하여, 상기 제1 다이아몬드층의 상기 후면으로부터 상기 제2 다이아몬드층의 상기 전면으로 연장하고 상기 반도체층을 통해 연장하는 적어도 하나의 비아를 제공하는 단계;를 포함하는 것을 특징으로 하는 반도체 조립체의 제조 방법이 제공된다.
본 발명에 따르면, 반도체 조립체의 열 전도가 향상되어 제조비용을 절감하고 수명을 증대할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 반도체 장치의 사시도이며,
도 2 내지 도 6은 본 발명의 실시형태들에 따른 다양한 장치 구조들을 도시하는 단면도들이며,
도 7 내지 도 13은 본 발명의 일 실시형태에 따른 장치를 형성하기 위해 본 발명의 방법 실시형태 동안에 형성될 수 있는 중간 구조들의 단면도들이다.
실시예가 첨부 도면들에 도시된 본 발명의 실시형태(예시적인 실시형태)들에 대한 참조가 하기 상세히 이루어진다. 가능한 경우, 도면들에 걸쳐 동일한 참조부호가 동일 및 유사한 부품을 나타내기 위해 사용될 것이다. 병합되어 이 명세서의 부분을 구성하는 도면은 기재와 함께 본 발명의 실시형태들을 도시하며, 본 발명의 원리들을 설명한다.
상기 도면들의 일부 세부사항은 생략되었으며 엄격한 구조 정확도, 세부사항 및 스케일을 유지하기보다는 본 발명의 실시형태들을 이해하기에 용이하게 작성되었다는 것을 알아야 한다.
도 1은, 본 발명의 일 실시형태의 사시도이다. 도 1은, 반도체층(16)의 표면(14) 또는 정면(회로:circuit) 상에 형성된 상호접속층들(회로소자: circuitry)(12)을 포함할 수 있는 반도체 조립체(10)를 도시한다.
이러한 반도체 조립체는 기능 반도체 장치, 기능 반도체 장치의 일부, 제조 공정에 있어서의 반도체 장치일 수 있다. 상기 반도체층은 예를 들어, 반도체 웨이퍼와, 단일 반도체 다이와, 반도체 에피택셜층과, 반도체 웨이퍼 및 에피택셜층(epitaxial layer)을 포함한 반도체 기판과, 반도체 웨이퍼의 섹션(section)과 같은 복수의 비단일화된(unsingularized) 반도체 다이들을 포함할 수 있다.
도 1은 반도체층(16)의 전방 상에 형성된 접합 패드들 또는 상호접속 패드들과 같은 집적회로(IC) 패드들(18)을 더 도시한다. 도 1의 장치는 반도체층(16)의 회로면(14) 상에 형성된 열전도 패드들(20)과, 상기 반도체층(16)의 후면(비회로) 또는 표면(24) 상에 형성된 다이아몬드층(22)을 더 도시한다. 상기 다이아몬드층(22)은 반도체층(16)을 적어도 부분적으로 통하여, 또는 도 2에 도시된 바와 같이 상기 반도체층을 완전히 통하여 연장할 수 있다.
상기 반도체층은 산화금속 반도체(MOS) 장치들, 양극 접합 트랜지스터들(BJT들), 이를 테면 확산 저항기들의 저항기들과 같은 하나 이상의 활성 장치들을 포함할 수 있다. 실-링(seal rings), 접점, 비아(vias), 금속, 층간 절연막, 폴리실리콘 등과 같은 다른 구조들이 반도체층 상에 및/또는 내에 형성될 수 있다.
도 2의 단면은 붕괴 제어형 칩 접속들("CCCC" 또는 "C4" 접속들)(32,34)의 형성에 뒤이은 A-A를 따른 도 1에 의한 장치(30)를 도시한다. 열전도 및 열전달이 다이아몬드층(22)에 의해 부분적으로 제공된다. 또한, 열이 장치(30)를 수직으로 통과하도록 기판-관통 비아들(through-substrate vias: TSV들)(36)이 사용될 수 있다. 다이아몬드층(22)의 후면(37) 상에 형성된 C4 접속부들(38)은 열을 인접 기판으로 통과시키기 위해 TSV들(36)과 접속될 수 있다. 따라서, 일 사용에서, 열전달 경로(39)는 C4 접속부(34)에 접속된 표면으로부터 패드(20)로, TSV들(36)로, C4 접속부들(38)에, 그리고 나서 인쇄회로기판(PCB)과 같은 수신 기판, 장치(30)에 유사한 다른 장치들, 또는 다른 수신 기판에 형성된다. 열전달은 접속부들(34,38) 사이의 각 방향으로, 또는 다이아몬드층(22)으로부터 멀리 양쪽 접속부들(34,38)을 향해 발생할 수 있다.
다이아몬드층(22)은 반도체층(16)의 후면(24)으로부터 상기 반도체층(16)을 통해 연장하도록 형성될 수 있다. TSV들(36)은 다이아몬드층(22), 및 상기 반도체층의 전면(front side or surface)(회로)과 동일 평면상의 평탄한 표면을 가지는 패드(20)에 접촉할 수 있다. 예를 들어 도시된 바와 같은, 다른 금속화 구조들이 형성될 수 있다.
다른 C4 접속부들(40)은 다이아몬드층(22)에만 접속될 수 있으며, 상기 다이아몬드층(22)으로부터 멀리 C4 접속부들(40)이 부착되는(미도시) 수신 기판으로 열을 전달하는데 사용될 수 있다. 다른 실시형태에서, C4 접속부들(38,40)은 다른 장치로부터 열을 수신하여 상기 열을 소산을 위해 다이아몬드층(22)을 통해 측면으로 통과시킬 수 있다.
다이아몬드층(22)은 열전도 패드들(20) 및 C4 접속부들(32)에 접속된 활성 회로소자로부터 멀리 열전도를 제공할 수도 있다. 도 2에 도시된 바와 같이, 3개의 금속화 층들(42)이 전기 입력/출력(I/O) 신호를 회로소자를 통해 측면으로 다른 장치들 또는 장치 회로소자에 전달하는데, 및 회로로부터 멀리 전도를 위해 상기 다이아몬드층(22)으로 경로(43)를 따라서 수직으로 장치의 동작 동안에 생성되는 열을 전달하는데 사용된다. 상기 반도체층(16)의 전면 위에 형성된 금속화 층들(42)은 하나 이상의 전도체들을 포함할 수 있다. 이에 따라, 하나 이상의 절연층(dielectric layer)들(44) 및 패시베이션층들(46)이 전기 분리를 위해 형성될 수 있다.
도 2의 장치(30)는 실리콘 웨이퍼와 같은, 상업적으로 이용가능한 다이아몬드-후면(backed) 웨이퍼를 사용하여 형성될 수 있으며, 또는 상기 후면 상의 다이아몬드층이 상기 웨이퍼의 후면 상에 증대, 부착, 또는 배치될 수 있다. 다이아몬드에 선택적인 식각(즉, 실리콘을 식각하는 것보다 낮은 속도로 다이아몬드를 식각하는)이 트렌치(trench), 비아(via), 또는 다른 개구부(여기서 집합적으로 "트렌치" 또는 "개구부"라고 언급되는)를 통해 웨이퍼의 전방으로부터 다이아몬드를 노출하도록 상기 실리콘의 전면을 통해 식각하는데 사용될 수 있다. 따라서 상기 실리콘은 회로측으로부터 식각되며, 상기 다이아몬드는 상기 실리콘의 전면으로부터 노출된다.
다음으로, 다이아몬드 증대 방법이, 예를 들어 다이아몬드 리필 방법(refill process)을 사용하여, 실리콘의 개구부를 통해 상기 노출된 평면 다이아몬드층 상에 다이아몬드를 증대하기 위해 수행될 수 있다. 다이아몬드 결정 구조를 제공하는, 후면 다이아몬드층은 개구부를 통한 다이아몬드 증대(growth) 동안에 다이아몬드 결정화 핵(crystallization nucleus)으로서 작용할 수 있다. 다이아몬드 증착 방법은 예를 들어, 약 700℃ 온도에서의 메탄의 고 온도 필라멘트 분해를 포함할 수 있다.
다이아몬드가 실리콘층의 개구부를 통해 연장하도록 일단 증대되면, 상기 다이아몬드 예를 들어 화학-기계적 폴리싱(chemical-mechanical-polishing: CMP) 방법을 사용하여, 또는 상면을 평탄화하기 위한 식각을 사용하여 평탄화될 수 있다. 상기 실리콘의 개구부를 통해 연장하도록 증대되는 다이아몬드층은, 상기 반도체 전면과 일반적으로 동일한 평면상에 있도록 평탄화될 수 있다. 따라서, 도 2의 구조는 평면의 하부 및 상기 반도체층(16)을 통해 상기 하부 평면층으로부터 연장하는 수직으로 배향된 다이아몬드층 부분들을 가지는 다이아몬드층(22)을 포함하며, 이는 상기 반도체층(16)의 전면(14)과 동일한 평면상에 있을 수 있다.
반도체 장치(30)의 사용에서, 도 2 장치(30)의 토포그래피(topography)는 상기 반도체층(16)으로부터 벗어나 다이아몬드층(22)으로 수직으로 열을 보내기 위해 다이아몬드-충진된 트렌치 영역들 및 열전도 패드들(20)에 대한 접촉부를 이용하여 활용될 수 있다. 도 2의 좌측 상에 도시된 C4 접속부들(32)(예를 들어, 볼 그리드 어레이 "BGA")은 따라서 C4 접속부들이 부착되는 표면으로부터 벗어나 금속화 층들(42)을 통해, 다이아몬드층(22)으로 열을 전도하기 위해 사용될 수 있다. 그리고 나서 열이 수신 기판으로 C4 접속부를 통해 전도될 수 있다. 열은 다이아몬드층(22)을 통해 측면으로 전도될 수도 있다.
도 3은 도 2의 열전도 패드의 일부(C4 접속부들(32)을 포함한 도 2의 두 개의 좌측 구조들)에 대한 확대도를 도시한다. 상기 다이아몬드 기판층(52)과 다이아몬드 트렌치 리필(54)은 장치의 뒤이은 사용 동안에 열을 반도체층(16)으로부터 급격히 전도하는데 사용될 수 있다. 다이아몬드 트렌치 리필(54)의 상부로의 열전도는 금속화층들(도 2의 (42))에 사용된 금속방식(금속화)에 의해 형성될 수 있다. 이러한 특수 경우에, 세 개 수준이 금속이 금속 다마신(damascene) 방법을 사용하여 형성될 수 있는, 구조들(56-66) 및 세 개의 절연층들(44A-44C)을 형성하는데 사용된다. 패시베이션(46)을 통하는 패드 개구부(50)는 도시한 바와 같은 열전도 패드를 완성하기 위해 상부 금속(66)을 노출할 수 있다.
도 3의 구조는 다이아몬드 리필(54)과 금속 상호접속층(58)에 대한 접촉부들(56)을 형성하는 제1 금속층, 금속층(58)과 금속 상호접속층(62)에 대한 비아들(60)을 형성하는 제2 금속층, 및 비아들(64)과 금속 상호접속층(66)을 형성하는 제3 금속층을 포함할 수 있다. 이러한 사용에서, 상기 접촉부들(56)은 전기 신호를 다이아몬드 트렌치 리필(54)로 통과시키는데 사용되지 않는 한편, 비아들(60,64)은 전기 신호를 층들(58,62), 및 층들(62,66) 사이에서 각각 통과시킨다.
따라서, 이들 세 개의 금속층들은 다이아몬드 리필(54)로의 접촉층(56)과 두 개의 비아 레벨들(60,64)을 포함한다. C4 상호접속부(32)는 패드(66)의 상부로부터, 도 2 및 도 3의 조립체와 유사할 수 있는 다른 칩 조립체로 열전도를 제공하기 위해 사용될 수 있다. 후면 C4 접속부(40)는 후면 다이아몬드층(52)을 수신 기판(미도시)에 열 결합하기 위해 사용될 수 있다. 따라서, 열은 실리콘층(16)으로부터 다이아몬드층(52)으로, C4 접속부(40)로, 수신 기판으로 통과될 수 있다. 또 다른 사용에서, 열은 다른 장치의 패드로부터 C4 접속부(40)로, 다이아몬드층(52)으로, 및 소산을 위해 열 싱크로 다이아몬드층(52)을 통해 측면으로 통과될 수 있다. 일 실시형태에서, 전도체(40)는 장치의 동작 동안에 다이아몬드층으로 또는 다이아몬드층으로부터 벗어나 열을 전도하도록 적응되지만, 장치의 동작 동안에는 전기 신호를 수행하도록 적응되지 않는다.
도 4는 도 2의 열전도 패드의 일부(도 2의 우측 구조)에 대한 확대도를 도시한다. 이러한 실시형태에서, 도 2의 C4 구조(34)는 이 장치상에 형성되지 않을 것이지만, 도 4의 장치의 것과 유사한 다른 장치에 의해 제공될 것이다. C4 접속부(38)는 금속(58-66)으로부터 및 금속(66)에 접속된 다른 장치로부터 TSV들(36)을 통해, 열을 수신하기 위해 형성될 것이다. 도 2의 접속 패드(20)를 형성한 후에, 다른 장치상의 (38)과 유사한 C4 구조가 상기 금속(66)에 부착될 수 있으며, 이로 인해 열이 비아들(36)을 통해 C4 접속부(38)로 전달될 수 있다. 이는 이전의 적층형 장치들 이상의 개선된 열처리를 가지는 적층형 장치 설계를 제공할 수 있다.
따라서, 다른 장치로부터 또는 다른 장치로 열을 전달(route)하는데 사용될 있는 실리콘-다이아몬드 IC 기판(16,52,54)의 후면으로부터 처리된 TSV들(36)을 도시한다. TSV 형성 방법은 하나 이상의 비아 개구부들을 통해 실리콘-다이아몬드 복합 웨이퍼의 후면으로부터 제1 금속(58)을 노출하도록 후면 다이아몬드층(52), 관통 실리콘(16), 및 관통 절연층(44C)을 통하는 트렌치 식각을 포함할 수 있다. 예를 들어 텅스텐의 금속 리필을 사용하는, 뒤이은 전도층 증착은 제1 금속 구조(58)에 대한 전기 접촉을 제공하기 위해 하나 이상의 비아들을 충진할 수 있다. C4 접속부(38)를 형성하기 위한 C4 공정과 같은 솔더 볼 공정에 뒤따라, 패턴화된 전도성 후면 패드(68)는 제1 금속으로의 TSV 접촉을 완성하기 위해 사용될 수 있다. 웨이퍼의 전면으로부터 TSV를 생성하는 방법들을 포함한 다른 TSV 형성 방법들이 사용될 수 있다.
일 실시형태에서, 상기 TSV 리필 물질은 다이아몬드와 화학적으로 상호작용하지 않는 물질들에만 제한된다. 다른 실시형태에서, TSV 라이너(liners)는 예를 들어, 질화물 및 이산화규소로부터, 다이아몬드 측벽들 상에 형성될 수 있다. 도핑되지 않은 다이아몬드가 절연층으로서 형성될 수 있지만, 광범위한 TSV 리필 물질들 및 금속들과 호환가능하다. 다른 실시형태에서, 전도체는 개선된 열전도를 가지는 기판 접촉들을 제공하기 위해 전도성 도핑된(conductively doped) 다이아몬드층에 물리적으로 접촉할 수 있다.
도 4와 유사한 구조로 결과하는 하나의 방법은 TSV들(36)이 형성된 실리콘층(16)의 중심 실리콘부(70)를 에워싸기 위해 실리콘층(16)을 통해 연장한 절연 다이아몬드 "핑거(fingers)"(54)의 형성을 포함할 수 있다. 도 4의 단면이 중심 반도체 영역(70)의 각 측에 하나씩 두 개의 수직 핑거들(54)을 도시하는 한편, 수직형 다이아몬드 구조들은 TSV들(36)이 연장하는 상기 중심 실리콘 영역(70)의 주변 둘레의 한 연속 영역을 완전히 형성할 수가 있다.
이 실시형태의 다이아몬드가 절연체이기 때문에, 중심 실리콘부(70)는 실리콘층(16)에 형성된 다른 전도 또는 반도체 구조들로부터 전기적으로 분리된다. 따라서, 실리콘층(16)으로부터 금속 TSV들(36)을 전기적으로 분리하기 위한 추가 분리가 필요하지 않은데, 왜냐하면, 반도체층으로부터 TSV 금속 리필의 분리가 상기 TSV들(36)을 둘러싼 다이아몬드-충진 트렌치 분리(54)의 사용을 통해 제공되기 때문이다.
도 5는 반도체 웨이퍼들, 반도체 웨이퍼 기판 조립체들, 또는 예를 들어 반도체 다이들인, 반도체 웨이퍼 섹션들과 같은, 복수의 적층형 반도체 조립체들을 도시한다.
적층형 칩들 또는 3D IC들은 다이아몬드-기반 기판들, 다이아몬드 트렌치 리필들, 및 열전도 패드들을 사용하여 전기적으로 및 열적으로 배선(wire)될 수 있다. 도 5는 세 개의 IC들을 적층하기 위한 본 발명의 일 실시형태를 도시한다. 열전도 패드들이 열 전달(thermal routing)을 위해 사용될 수 있는 한편, 하나 이상의 TSV들을 구비한 접합 패드가 I/O 전달(routing)에 사용될 수 있다.
도 5의 적층형 반도체 조립체(100)는 제1 다이(102), 제2 다이(104), 및 제3(106)의 적층형 반도체 다이들을 포함할 수 있다. 상기 적층형 조립체는 유사한 방법들을 사용하여 형성된 이전 실시형태들의 다양한 구조들을 포함할 수 있다. 도 5는 반도체 다이들(102-106)의 각각을 다함께 기계적으로 부착하도록 사용될 수 있는 절연체(dielectric)(108)을 더 도시한다.
C4 접속부들(40)은 적층형 조립체(100)로부터 멀리 열을 전도하기 위해 열전도성 접속부들을 제공할 수 있다. C4 접속부들(40)은 예를 들어, C4 접속부들(38,40)의 솔더 환류(solder reflow)를 사용하여, 수신 기판(107) 상의 패드들(105)에 부착될 수 있다. 일 실시형태에서, C4 접속부들(38,40)은 다이아몬드층(22)으로부터 멀리 열전도를 제공하기 위해 적응된다. 칩(102)으로부터 칩(104)로의 열전도 경로는 TSV들(36)뿐만 아니라, 칩(102)과 칩(104) 사이에 개재된 C4 접속부들(32,38)에 의해 공급될 수 있다. 칩(104)으로부터 칩(106)로의 열전도 경로는 TSV들(36)뿐만 아니라, 칩(104)과 칩(106) 사이에 개재된 C4 접속부들(32,38)에 의해 공급될 수 있다. 금속화 층들(42)은 칩들 사이에서 열의 열 전달 및 신호들의 전기 전달 모두를 제공할 수 있다. 다른 열 접속부들은 예를 들어 열 싱크와 같은 방열판(109)과 접속하기 위해, 다이아몬드층(22)의 가장자리들에서 측면으로 이루어질 수 있으며, 열은 C4 접속부들(38,40)을 통한 소산뿐만 아니라 다이아몬드층(22)을 통해 수평으로 소산된다.
따라서, 상기 적층형 IC 조립체는 패키지 또는 모듈(100)로서 형성될 수 있다. C4 접속부들(38,40)은 수신 기판(107) 상의 패드들(105)에 부착될 수 있다. 상기 IC들에 의해 생성된 열은, 하나 이상의 반도체층으로부터 벗어나 상기 수신 기판(107) 및/또는 그것이 소산될 수 있는 수신 방열판(109)으로 효과적으로 전도될 수 있으며, 이로써 초과 열 수준으로부터의 부작용들을 감소할 수 있다.
도 6은 본 발명의 또 다른 실시형태에 따라서 형성 및 제공될 수 있는 장치(110)를 도시한다. 이러한 실시형태는 반도체 웨이퍼 또는 웨이퍼 섹션과 같은 반도체층(112)을 포함할 수 있다. 다이아몬드층(114)이 반도체층(112)의 후면 상에 형성될 수 있거나, 또는 실행된 다이아몬드층이 반도체 웨이퍼에 부착될 수 있다. 다이아몬드 트렌치 리필 공정이 반도체층(112)의 개구부를 통해 다이아몬드 트렌치 리필(116)을 형성하기 위해 사용될 수 있다. 상기 다이아몬드 트렌치 리필(116)을 형성하기 위해, 개구부가 반도체층 측면으로부터 후면 다이아몬드층(114)을 노출하도록 상기 반도체층(112)의 전면(회로)(118)으로부터 상기 반도체층(112) 안으로 식각될 수 있으며, 그리고 나서 상기 다이아몬드층(114)은 상기 개구부를 통해 다이아몬드 트렌치 리필(116)을 증대하기 위해 결정화 핵으로서 사용될 수 있다. 예를 들어 CMP를 사용한 평탄화 단계가 반도체층(112)의 전면(118)을 지나서 상기 개구부를 통해 연장한 어떠한 다이아몬드 트렌치 리필 부분도 평탄화하도록 사용될 수 있다.
도 6은 패드(120)를 형성하는 제1 금속층, 비아들(122) 및 패드(124) 모두를 형성할 수 있는 제2 금속층, 및 비아들(126) 및 패드(128)를 형성할 수 있는 제3 금속층을 더 도시한다.
이어서, 다이아몬드-관통 비아들(TDV들)(130)이 하나 이상의 TDV 개구부들을 형성하기 위해 다이아몬드층(114)의 노출면(132)으로부터 상기 다이아몬드층(114)과 다이아몬드 트렌치 리필(116) 모두를 통하여 이방성 식각에 의해 형성될 수 있다. 상기 식각은 제1 금속 패드(120)의 후면을 노출하기 위해 상기 다이아몬드층(114)과 다이아몬드 트렌치 리필(116)을 통해 계속된다. 예를 들어 텅스텐 리필 공정 또는 화학 증기 증착(CVD) 공정을 사용한 금속층이 전체로 상기 TDV 개구부들을 채우도록 형성될 수 있다.
이어서, 패드 금속화 공정이 접합 패드와 같은 패드(134), C4 볼과 같은 솔더 볼(136)을 형성하기 위해 사용될 수 있으며, 볼 그리드 어레이(BGA) 구조, 또는 다른 전도체가 패드(134) 상에 형성될 수 있다. 패시베이션 보호층(138)이 도 6의 구조를 완성하기 위해 형성될 수 있다.
도 6의 구조는 다이아몬드층(114)과 다이아몬드 리필(116) 모두를 통해 I/O 전달을 제공하는데 사용될 수 있다. 이러한 실시형태에서, TDV 구조들(130)은 반도체 기판(112)을 통과하지 않는다. 두 개의 다이아몬드 구조들(114,116)이 전기 절연체들일 수 있기 때문에, 개구부들은 반도체 기판으로부터 TDV들을 전기적으로 분리하기 위해 절연체와 정렬될 필요가 없으며, 다른 분리 기술들이 필요하지 않다. 전도성 비아들(130)이 다이아몬드층에 의해 반도체층으로부터 전기적으로 분리된다. 도 6에 도시된 바와 같이, 상기 다이아몬드층(116)과 상기 전도성 비아들(130) 양쪽의 일부는 반도체층(112)의 부분들 사이에 직접적으로 개재된다.
도 6의 구조는 다이아몬드층들(114,116)을 통한 열전도 및 신호 전도(I/O 전달)를 결합하며, 유익한 다이 영역의 절감을 제공한다. 상기 구조는 다양한 이점들을 가질 수 있다. 예를 들어, 상기 구조는 다수의 금속계 또는 전 금속계들로 사용될 수 있다. 또한, C4 방법, 인터포저(Interposer), 및 구리-구리(Cu-Cu) 웨이퍼 및/또는 다이 접합 들을 사용하여 다이-다이(die-to-die) 부착을 제공할 수 있다. 또한, 상기 구조는 하나 이상의 다이아몬드 충진 트렌치들과 함께, 기술에 의한 관통-실리콘 및/또는 관통-기판의 사용을 포함할 수 있다. 예를 들어 TDV들이 실리콘을 통과하지 않기 때문에, 종래의 실리콘 관통 비아들이 필요할 수 있는, 다양한 전기 분리 공정들 및 구조들이 본 발명의 일 실시형태에 필요하지 않다.
일부 반도체 조립체들은 열전도 및/또는 전기 절연을 위한 다이아몬드층을 구비하는 하나 이상의 반도체 다이와, 다이아몬드층을 구비하지 않는 하나 이상의 반도체 다이를 포함할 수 있다. 다른 실시형태들은 전도체로 충진된 하나와, 다이아몬드층으로 충진된 다른 하나의, 적어도 두 개의 개구부들을 가지는 반도체층을 포함할 수 있다. 다이아몬드층은 예를 들어, P-형 도펀트들 또는 N-형 도펀트들(장치가 PMOS 또는 NMOS 인지에 따라서)의 사용을 통한 전기 전도체, 또는 전기 절연체일 수 있다.
또 다른 실시형태에서, 상기 다이아몬드층은 열전도뿐만 아니라 전기 전도를 제공하기 위해 전도성 도핑될 수 있다.
반도체 웨이퍼와 같은 반도체층을 통하는 다이아몬드층을 포함한 반도체 조립체의 제조 방법은 도 7 내지 도 13에 도시된다. 도 7은 예를 들어, 반도체층(200)의 후면과 같은 면을 덮는 반도체층(200)과 다이아몬드층(202)을 도시한다. 상기 다이아몬드층(202)은 상기 반도체층으로부터 분리 형성될 수 있으며, 산화물층을 사용하여 상기 반도체층의 후면에 부착될 수 있다. 다른 방법들에서, 상기 다이아몬드층은 상기 반도체층의 후면 상에 증대 또는 증착될 수 있다.
상기 다이아몬드층 및 반도체층을 제공한 후에, 포토레지스트(photoresist)층과 같은 패턴화된 마스크(204)가, 반도체층(200)의 전면을 노출하는 개구부들(206)을 가지기 위해 상기 반도체층(200)의, 예를 들어 전면과 같은 면 상에 형성된다.
이어서, 상기 반도체층(200)의 제1부분이 예를 들어 식각에 의해 제거되어, 도 8에 도시된 바와 같은 반도체층의 전면으로부터 다아아몬드층(202)을 노출하기 위해 반도체층(200)에 하나 이상의 개구부들을 형성한다. 상기 반도체층(200)의 하나 이상의 개구부들은 상기 반도체층의 전면으로부터 후면으로 연장한다.
그 후에, 상기 노출된 다이아몬드층(202)은 반도체층에서 식각된 개구부들을 통해 다이아몬드층 부분들(208)을 증대하도록 결정화 핵으로서 사용될 수 있다. 증대 방법은 증대된 다이아몬드층 부분들(208)이 반도체층(200)의 전방과 같은 높이일 때에 중단될 수 있으며, 또한 상기 증대 방법은 도 9에 도시된 바와 같이 상기 증대된 다이아몬드층 부분들(208)이 개구부들을 통해 연장할 때까지 계속될 수 있다. 상기 증대된 다이아몬드층(208)은 개구부를 통해 연장한다.
스핀-온(spun-on) 또는 증착된 충진층(fill layer)이 도 9에 도시된 바와 같이 반도체층(200) 및 증대된 다이아몬드층(208)의 정면 위에 형성될 수 있으며, 그리고 나서 상기 충진층 및 증대된 다이아몬드층(208)은 예를 들어 CMP를 사용하여 평탄화될 수 있으며, 도 10의 구조로 결과한다. 상기 충진층은 CMP 동안에 반도체층을 보호할 수 있다.
이어서, 패턴화된 마스크(220)가 도 11에 도시된 바와 같이 반도체층(200) 및 증대된 다이아몬드층(208) 위에 형성된다. 상기 마스크는 상기 증대된 다이아몬드층(208)과 반도체층(200)을 통해 TSV들을 정의하기 위해 그 내부에 개구부들을 가진다. 도 11의 구조는 상기 증대된 다이아몬드층(208)을 통하는 제1 개구부들, 상기 반도체층들(200)을 통하는 제2 개구부들을 형성하기 위해, 식각되고, 상기 반도체층의 후면 상의 다이아몬드층(202)을 통해 식각되어, 도 12의 구조로 결과한다. 그 후에, 마스크(220)는 제거될 수 있으며, 도 13의 구조로 결과한다.
금속과 같은 전도체와 함께, 도 13의 개구부들을 충진함에 의해, 이전 도면들의 TSV들(36,130)과 유사한 TSV들이 형성될 수 있다. 개구부들이 산화물과 같은 절연체와 함께 정렬될 수 있으며, 상기 반도체층(200), 후면 다이아몬드층(202), 및 증대된 다이아몬드층(208)으로부터 전기적으로 절연된 TSV들을 제공한다.
일 대안적인 실시형태에서, 상기 TSV들은 제1 마스크를 사용하여 상기 증대된 다이아몬드층(208)을 통해 형성될 수 있으며, 상기 TSV들은 제2 마스크를 사용하여 반도체층(200)을 통해 다른 시간에 형성될 수 있다.
상기 도면들은 열전도 패드 및 열 관리(Thermal management)의 특징들을 더욱 분명하기 도시하기 위해 전기적 상호접속층들 및 반도체 장치 확산부들, 전도체들, 및 절연체들과 같은 다양한 구성요소들을 생략할 수 있다는 것을 인정해야 할 것이다.
또한, 도 2 내지 도 6은 칩-칩(chip-to-chip) 접속의 C4 방법을 도시한다. 충분한 열 전도성이 상기 열전도 패드들에 대한 접속에 유지될 수 있다면, 예를 들어 인터포저 등을 사용한, 칩-칩 접속들의 다른 실시예가 사용될 수 있다.
본 발명의 넓은 범위를 설명하는 수적 범위들 및 매개변수들이 근사치들이지만, 특정 실시예들의 설명된 수치들은 가능한 한 정확하게 보고된다. 그러나, 임의의 수치는, 각기 시험 측정결과들에서 확인되는 표준 편차로부터 불가피하게 결과하는 일부 오류들을 내재적으로 포함한다. 또한, 여기 기재된 모든 범위들은 거기에 포함된 임의의 하위 범위 및 모든 하위 범위들을 포함하는 것으로 이해되는 것이다. 예를 들어, "10 이하"의 범위는 최소값 0과 최대값 10 사이의(및 포함하는) 임의의 하위 범위 및 모든 하위 범위들, 예를 들어 1 내지 5와 같은, 즉, 0 이상의 최소값 및 10 이하의 최대값을 가지는 임의의 하위 범위 및 모든 하위 범위들을 포함할 수 있다. 일부 경우들에서, 상기 매개변수를 위해 언급된 수치들은 음수값을 취할 수 있다. 이러한 경우, "10 이하"로 언급된 예시적인 범위값은 예를 들어, -1, -2, -3, -10, -20, -30 등과 같은 음수값을 가정할 수 있다.
본 발명이 하나 이상의 실행법들에 관련하여 도시되었지만, 첨부 청구항들의 사상 및 범위를 벗어나지 않고 도시된 실시예들에 변경 및/또는 변형들이 이루어질 수 있다. 또한, 본 발명의 특수 특징이 여러 개의 실행 중에 하나에만 관련하여 기재되었을 수 있지만, 상기 특징은 임의의 소정의 기능 또는 특수 기능에 바람직하며 유익할 수 있는 다른 실행법들의 하나 이상의 기타 특징들과 결합될 수 있다.
또한, 상기 용어 "포함하는", "포함하다", "가지는", "가지다", "와 함께", 또는 그의 변형들은 상세한 설명 및 청구항에 사용되는 정도까지, 상기 용어들은 상기 용어 "포함하는"와 유사한 방식으로 포괄되는 것을 의도로 한다. 상기 용어 " 중의 적어도 하나는"은 선택될 수 있는 하나 이상의 열거 항목을 의미하기 위해 사용된다. 또한, 여기의 거론 및 청구항들에서, 하나가 다른 하나 "상에" 있는 두 개의 물질들과 관련하여 사용되는 상기 용어 "상에"는, 용어 "위에"가 상기 물질들이 근접하지만, 하나 이상의 추가 개입 물질들로 가능하며, 이로 인해 접촉이 가능하지만 필요하지 않은 것을 의미하는 한편, 상기 물질들 간의 적어도 일부 접촉을 의미하는 것이다. "상에" 및 "위에" 어떠한 것도 여기 사용된 것과 같은 임의의 방향성을 의미하는 것이 아니다. 용어 "등각(conformal)"은 기본 물질의 각도들이 등각 물질에 의해 보존되는 코팅 물질을 기술한다. 용어 "약"은 변경이 도시된 실시형태의 방법 또는 구조에 부적합하게 결과하지 않는 한, 열거 값이 다소 변경될 수 있음을 나타내는 것이다. 최종적으로, "예시적인"은 기재가 이상적인 것을 의미한다기보다는, 상기 기재가 실시예로서 사용되는 것을 나타내는 것이다. 본 발명의 다른 실시형태들은 여기 기재된 본 발명의 명세서 및 실습을 고려함에서 본 기술분야의 당업자에 명백할 것이다. 본 발명의 범위 및 사상이 다음 청구항들에 의해 나타내어짐에 따라, 상기 명세서 및 실시예들은 단지 예시적인 것으로 간주되는 것을 의도로 한다.
이 출원서에 사용되는 상대 위치의 용어들은 웨이퍼 또는 기판의 배향과 무관하게, 상기 웨이퍼 및 기판의 종래의 평면 또는 작업면에 평행한 평면에 기반하여 정의된다. 이 출원서에 사용되는 용어 "수평" 또는 "측면"는 웨이퍼 또는 기판의 배향과 무관하게, 상기 웨이퍼 및 기판의 종래의 평면 또는 작업면에 평행한 평면으로서 정의된다. 용어 "수직"는 상기 수평에 직각 방향을 언급한다. "상에", "측에("측벽"에서와 같은)", "높은", "낮은", "위에", "상부에" 및 "하부에"는 웨이퍼 또는 기판의 배향과 무관하게, 상기 웨이퍼 또는 기판의 상면에 있는 종래의 평면 또는 작업면에 관련하여 정의된다.
14: 회로면
16: 반도체층
18: 집적회로(IC) 패드들
20: 열전도 패드들
22: 다이아몬드층
30: 장치
38: C4 접속부들
42: 금속화 층들

Claims (25)

  1. 전면 및 후면을 포함하는 반도체층으로서, 상기 후면으로부터 상기 전면으로 상기 반도체층을 통해 연장하는 개구부를 더 포함하는 상기 반도체층; 및
    상기 개구부를 통해 연장하는 제1 부분 및 상기 반도체층의 상기 후면 상의 제2 부분을 포함하는 다이아몬드층;을 포함하는 것을 특징으로 하는 반도체 조립체.
  2. 제 1항에 있어서,
    상기 다이아몬드층은 전기 접속부를 제공하며; 또는
    상기 다이아몬드층은 비전도성 열 싱크를 제공하는 것을 특징으로 하는 반도체 조립체.
  3. 제 1항에 있어서,
    상기 제2 부분은 상기 반도체층의 상기 후면을 덮는 것을 특징으로 하는 반도체 조립체.
  4. 제 1항에 있어서,
    상기 반도체층은 제1 반도체층이며, 상기 반도체 조립체는, 상기 제1 반도체층의 전면에 부착되는 제2 반도체층을 더 포함하며, 상기 제2 반도체층은,
    후면, 전면, 및 상기 제2 반도체층의 후면으로부터 상기 제2 반도체층의 전면으로 연장하는 개구부와;
    상기 제2 반도체층의 개구부를 통해 연장하는 제1 부분 및 상기 제2 반도체층의 상기 후면 상의 제2 부분을 포함하는 다이아몬드층과;
    상기 반도체 조립체의 동작 동안에 상기 제1 및 제2 반도체층들로부터 멀리 열을 전도하도록 적응되는, 상기 다이아몬드층에 대한 열전도성 접속부를 포함하는 것을 특징으로 하는 반도체 조립체.
  5. 제 1항에 있어서,
    상기 다이아몬드층은 전기 절연체이며,
    상기 다이아몬드층 내에서 상기 다이아몬드층에 접촉하는 전도성 비아를 더 포함하며, 상기 전도성 비아는 상기 다이아몬드층에 의해 상기 반도체층으로부터 전기적으로 분리되는 것을 특징으로 하는 반도체 조립체.
  6. 제 5항에 있어서,
    상기 전도성 비아의 적어도 일부는 상기 반도체층의 부분들 사이에 직접적으로 개재되며,
    상기 다이아몬드층의 적어도 일부는 상기 반도체층의 부분들 사이에 직접적으로 개재되는 것을 더 포함하는 것을 특징으로 하는 반도체 조립체.
  7. 제 1항에 있어서,
    상기 다이아몬드층은 전기 전도체이고, 그 내부에 개구부를 가지며;
    상기 다이아몬드층 내에서 상기 다이아몬드층에 접촉하는 전도성 비아를 더 포함하며,
    상기 전도성 비아는 상기 다이아몬드층을 통해 상기 반도체층에 전기적으로 접속되는 것을 특징으로 하는 반도체 조립체.
  8. 제 1항에 있어서,
    상기 다이아몬드층은 전기 전도체이고, 그 내부에 개구부를 포함하며,
    상기 다이아몬드층의 개구부를 정렬시키는 절연체 라이너(dielectric liner)와,
    상기 다이아몬드층의 개구부 내의 전도성 비아를 더 포함하며,
    상기 절연체 라이너는 상기 다이아몬드층으로부터 상기 전도성 비아를 전기적으로 분리하는 것을 특징으로 하는 반도체 조립체.
  9. 제 1항에 있어서,
    상기 다이아몬드층은 전기 절연체이며;
    상기 다이아몬드층에 부착되는 전기 전도층을 더 포함하며,
    상기 전기 전도층은 상기 다이아몬드층으로부터 멀리 또는 상기 다이아몬드층으로 열을 전도하도록 적응되며, 상기 반도체 조립체의 동작 동안에는 전기 신호를 전도하도록 적응되지 않는 것을 특징으로 하는 반도체 조립체.
  10. 제 1항에 있어서,
    상기 개구부를 통해 연장하는 상기 다이아몬드층은 전기 전도성인 것을 특징으로 하는 반도체 조립체.
  11. 제 1항에 있어서,
    상기 개구부를 통해 연장하는 상기 다이아몬드층은 전기 절연체인 것을 특징으로 하는 반도체 조립체.
  12. 제 1항에 있어서,
    상기 개구부는 제1 개구부이고,
    상기 반도체층은 상기 후면으로부터 상기 전면으로 상기 반도체층을 통해 연장하는 제2 개구부를 더 포함하고,
    상기 반도체 조립체는 상기 반도체층의 상기 제2 개구부를 충진하는 전도층을 더 포함하는 것을 특징으로 하는 반도체 조립체.
  13. 제 12항에 있어서,
    상기 다이아몬드층은 전기 전도성 다이아몬드층인 것을 특징으로 하는 반도체 조립체.
  14. 제 12항에 있어서,
    전기 전도성 다이아몬드층으로 되도록 상기 다이아몬드층 내의 p-형 도펀트를 더 포함하는 것을 특징으로 하는 반도체 조립체.
  15. 제 12항에 있어서,
    상기 다이아몬드층은 전기 절연체인 것을 특징으로 하는 반도체 조립체.
  16. 전면 및 후면을 포함하는 반도체층으로서, 상기 후면으로부터 상기 전면으로 상기 반도체층을 통해 연장하는 개구부를 더 포함하는 상기 반도체층;
    상기 개구부를 통해 연장하고, 상기 반도체층의 상기 전면에 제1 표면을 포함하는 다이아몬드층의 제1 부분;
    상기 반도체층의 상기 후면을 덮는 다이아몬드층의 제2 부분;
    상기 다이아몬드층의 상기 제1 부분 및 상기 다이아몬드층의 상기 제2 부분 모두를 통해 연장하는 개구부; 및
    상기 다이아몬드층의 상기 제1 부분과 상기 다이아몬드층의 상기 제2 부분 모두를 통해 연장하는 상기 개구부를 충진하여, 상기 반도체층의 상기 전면과 상기 반도체층의 상기 후면 사이에 연장하는 전도 경로를 제공하는 전도체;를 포함하는 것을 특징으로 하는 반도체 조립체.
  17. 제 16항에 있어서,
    상기 개구부를 충진하는 상기 전도체는 상기 다이아몬드층의 상기 제1 부분의 전면과 상기 다이아몬드층의 상기 제2 부분의 후면 사이에 연장하는 전도 경로를 제공하는 것을 더 포함하는 것을 특징으로 하는 반도체 조립체.
  18. 제 17항에 있어서,
    상기 다이아몬드층의 상기 제1 부분은 전기 절연체이며;
    상기 개구부를 충진하는 상기 전도체는 상기 다이아몬드층의 상기 제1 부분에 의해 상기 반도체층으로부터 전기적으로 분리되는 것을 특징으로 하는 반도체 조립체.
  19. 반도체층의 전면으로부터 상기 반도체층의 후면으로 상기 반도체층을 통해 연장하고 상기 반도체층의 상기 후면 상의 다이아몬드층을 노출하는 제1 개구부를 형성하도록 상기 반도체층의 제1 부분을 제거하는 단계;
    상기 제1 개구부를 통해 상기 다이아몬드층으로부터 연장하고 상기 반도체층의 상기 전면에 제1 표면을 포함하는 다이아몬드부를 형성하는 단계;
    상기 반도체층의 상기 전면으로부터 상기 반도체층의 상기 후면으로 상기 반도체층을 통해 연장하는 제2 개구부를 형성하도록 상기 반도체층의 제2 부분을 제거하는 단계; 및
    상기 제2 개구부를 통해 연장하고 상기 반도체층의 상기 전면에 제1 표면과 상기 반도체층의 상기 후면에 제2 표면을 포함하는 전도층을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 조립체의 형성 방법.
  20. 제 19항에 있어서,
    상기 반도체층의 제1 부분을 제거하는 단계는 상기 반도체층의 상기 전면으로부터 상기 반도체층을 식각하여, 상기 반도체층의 상기 후면 위에 형성된 상기 다이아몬드층을 노출하는 단계를 포함하고,
    상기 다이아몬드부를 형성하는 단계는 결정화 핵으로서 상기 반도체층의 상기 후면 위에 형성된 상기 다이아몬드층을 사용하여 상기 제1 개구부를 통해 연장하는 상기 다이아몬드부를 증대하는 단계를 포함하는 것을 특징으로 하는 반도체 조립체의 형성 방법.
  21. 제 20항에 있어서,
    상기 반도체층의 상기 전면에 상기 다이아몬드부의 상기 제1 표면을 평탄화하여, 상기 반도체층의 상기 전면과 동일 평면상의 평탄화 다이아몬드 표면을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 조립체의 형성 방법.
  22. 제 21항에 있어서,
    상기 반도체층은 제1 반도체층이며, 상기 평탄화 다이아몬드 표면은 제1 평탄화 다이아몬드 표면이며, 상기 방법은,
    상기 제1 평탄화 다이아몬드 표면을, 열전도 접속과 함께 제2 반도체층의 개구부를 통해 형성된 제2 평탄화 다이아몬드 표면과 접속하는 단계를 더 포함하며, 상기 반도체 조립체의 동작 동안에는, 상기 열전도 접속이 상기 제1 및 제2 반도체층들로부터 멀리 열을 전도하도록 적응되는 것을 특징으로 하는 반도체 조립체의 형성 방법.
  23. 제 19항에 있어서,
    상기 다이아몬드부 및 상기 다이아몬드층을 통하는 적어도 하나의 개구부를 식각하는 단계와;
    상기 다이아몬드부 및 상기 다이아몬드층을 통하는 상기 적어도 하나의 개구부 내에서 전기 전도성 비아를 형성하는 단계를 더 포함하며, 상기 반도체 조립체의 동작 동안에, 상기 다이아몬드층 및 상기 다이아몬드부는 상기 반도체층으로부터 상기 전기 전도성 비아를 전기적으로 분리하는 것을 특징으로 하는 반도체 조립체의 형성 방법.
  24. 제 23항에 있어서,
    상기 적어도 하나의 개구부 내에서 상기 전기 전도성 비아의 형성은 상기 반도체층의 제1 부분과 제2 부분 사이에 상기 전기 전도성 비아를 직접적으로 개재하는 것을 더 포함하는 것을 특징으로 하는 반도체 조립체의 형성 방법.
  25. 반도체층의 일부를 제거하여, 상기 반도체층의 개구부를 형성하고 상기 반도체층의 후면 상에 제1 다이아몬드층을 노출하는 단계;
    결정화 핵으로서 상기 제1 다이아몬드층을 사용하여 상기 반도체층의 상기 개구부를 통해 제2 다이아몬드층을 증대하는 단계;
    상기 제1 다이아몬드층과 상기 제2 다이아몬드층 모두를 통하는 적어도 하나의 개구부를 식각하여, 상기 제1 다이아몬드층의 후면으로부터 상기 제2 다이아몬드층의 전면으로 연장하고 상기 반도체 층을 통해 연장하는 적어도 하나의 비아 개구부(via opening)를 제공하는 단계; 및
    상기 적어도 하나의 비아 개구부를 전도층으로 충진하여, 상기 제1 다이아몬드층의 상기 후면으로부터 상기 제2 다이아몬드층의 상기 전면으로 연장하고 상기 반도체층을 통해 연장하는 적어도 하나의 비아를 제공하는 단계;를 포함하는 것을 특징으로 하는 반도체 조립체의 제조 방법.
KR1020100070902A 2009-12-10 2010-07-22 칩 스택 및 3차원 회로를 위한 열 전도 KR101193370B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US28532509P 2009-12-10 2009-12-10
US61/285,325 2009-12-10
US29529210P 2010-01-15 2010-01-15
US61/295,292 2010-01-15
US12/773,275 2010-05-04
US12/773,275 US8232137B2 (en) 2009-12-10 2010-05-04 Heat conduction for chip stacks and 3-D circuits

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020120060184A Division KR20120084698A (ko) 2009-12-10 2012-06-05 칩 스택 및 3차원 회로를 위한 열 전도

Publications (2)

Publication Number Publication Date
KR20110066075A KR20110066075A (ko) 2011-06-16
KR101193370B1 true KR101193370B1 (ko) 2012-10-19

Family

ID=44130404

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100070902A KR101193370B1 (ko) 2009-12-10 2010-07-22 칩 스택 및 3차원 회로를 위한 열 전도

Country Status (4)

Country Link
US (2) US8232137B2 (ko)
KR (1) KR101193370B1 (ko)
CN (2) CN102593021A (ko)
TW (1) TW201133730A (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9305859B2 (en) * 2006-05-02 2016-04-05 Advanced Analogic Technologies Incorporated Integrated circuit die with low thermal resistance
US8168529B2 (en) * 2009-01-26 2012-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Forming seal ring in an integrated circuit die
US8232137B2 (en) * 2009-12-10 2012-07-31 Intersil Americas Inc. Heat conduction for chip stacks and 3-D circuits
TWI413236B (zh) * 2010-06-11 2013-10-21 Ind Tech Res Inst 半導體裝置之堆疊製程的靜電放電保護方案
US9437561B2 (en) * 2010-09-09 2016-09-06 Advanced Micro Devices, Inc. Semiconductor chip with redundant thru-silicon-vias
US8549453B2 (en) * 2012-01-31 2013-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device feature density gradient verification
JP2013183120A (ja) * 2012-03-05 2013-09-12 Elpida Memory Inc 半導体装置
US8890302B2 (en) * 2012-06-29 2014-11-18 Intel Corporation Hybrid package transmission line circuits
CN103794581B (zh) * 2012-10-29 2016-12-21 中芯国际集成电路制造(上海)有限公司 一种热电散热装置
US9379077B2 (en) 2012-11-08 2016-06-28 Nantong Fujitsu Microelectronics Co., Ltd. Metal contact for semiconductor device
CN102915986B (zh) 2012-11-08 2015-04-01 南通富士通微电子股份有限公司 芯片封装结构
WO2014071815A1 (zh) * 2012-11-08 2014-05-15 南通富士通微电子股份有限公司 半导体器件及其形成方法
US9000344B2 (en) 2013-03-15 2015-04-07 Sensors Unlimited, Inc. Focal plane array periphery through-vias for read out integrated circuit
US9276030B2 (en) 2013-03-15 2016-03-01 Sensors Unlimited, Inc. Read out integrated circuit input/output routing on permanent carrier
EP2914071A1 (en) * 2014-02-28 2015-09-02 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Heat spreader in multilayer build ups
US9706668B2 (en) * 2014-10-24 2017-07-11 Samsung Electro-Mechanics Co., Ltd. Printed circuit board, electronic module and method of manufacturing the same
TWI709221B (zh) * 2015-01-13 2020-11-01 日商迪睿合股份有限公司 多層基板及其製造方法、及各向異性導電膜
US9972603B2 (en) 2015-12-29 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Seal-ring structure for stacking integrated circuits
US10319694B2 (en) 2016-08-10 2019-06-11 Qualcomm Incorporated Semiconductor assembly and method of making same
KR20180069636A (ko) * 2016-12-15 2018-06-25 삼성전자주식회사 반도체 메모리 소자 및 이를 구비하는 칩 적층 패키지
US10128229B1 (en) 2017-11-13 2018-11-13 Micron Technology, Inc. Semiconductor devices with package-level configurability
US10504873B1 (en) * 2018-06-25 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. 3DIC structure with protective structure and method of fabricating the same and package
US10483241B1 (en) * 2018-06-27 2019-11-19 Micron Technology, Inc. Semiconductor devices with through silicon vias and package-level configurability
US10854530B1 (en) * 2019-07-31 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation structures
CN115588645A (zh) * 2021-07-05 2023-01-10 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6649937B2 (en) 2002-03-26 2003-11-18 Intel Corporation Semiconductor device with components embedded in backside diamond layer
JP2007157835A (ja) 2005-12-01 2007-06-21 Matsushita Electric Ind Co Ltd 実装基板
JP2009166160A (ja) 2008-01-15 2009-07-30 Sumitomo Electric Ind Ltd 放熱基板の製造方法および放熱基板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0416809A3 (en) * 1989-09-08 1991-08-07 American Telephone And Telegraph Company Reduced size etching method for integrated circuits
US5561303A (en) 1991-11-07 1996-10-01 Harris Corporation Silicon on diamond circuit structure
US5388027A (en) * 1993-07-29 1995-02-07 Motorola, Inc. Electronic circuit assembly with improved heatsinking
US5608264A (en) 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US5646067A (en) 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
US5682062A (en) 1995-06-05 1997-10-28 Harris Corporation System for interconnecting stacked integrated circuits
US5618752A (en) 1995-06-05 1997-04-08 Harris Corporation Method of fabrication of surface mountable integrated circuits
US5814889A (en) 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US5998292A (en) * 1997-11-12 1999-12-07 International Business Machines Corporation Method for making three dimensional circuit integration
US6429527B1 (en) * 2001-01-17 2002-08-06 International Business Corporation Method and article for filling apertures in a high performance electronic substrate
JP4803993B2 (ja) * 2004-11-09 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7973413B2 (en) * 2007-08-24 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via for semiconductor device
JP5315688B2 (ja) * 2007-12-28 2013-10-16 株式会社ニコン 積層型半導体装置
US8502373B2 (en) * 2008-05-05 2013-08-06 Qualcomm Incorporated 3-D integrated circuit lateral heat dissipation
US8232137B2 (en) * 2009-12-10 2012-07-31 Intersil Americas Inc. Heat conduction for chip stacks and 3-D circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6649937B2 (en) 2002-03-26 2003-11-18 Intel Corporation Semiconductor device with components embedded in backside diamond layer
JP2007157835A (ja) 2005-12-01 2007-06-21 Matsushita Electric Ind Co Ltd 実装基板
JP2009166160A (ja) 2008-01-15 2009-07-30 Sumitomo Electric Ind Ltd 放熱基板の製造方法および放熱基板

Also Published As

Publication number Publication date
US20110140126A1 (en) 2011-06-16
US8232137B2 (en) 2012-07-31
TW201133730A (en) 2011-10-01
CN102097399A (zh) 2011-06-15
KR20110066075A (ko) 2011-06-16
US20120248627A1 (en) 2012-10-04
CN102593021A (zh) 2012-07-18

Similar Documents

Publication Publication Date Title
KR101193370B1 (ko) 칩 스택 및 3차원 회로를 위한 열 전도
US10950578B2 (en) Semiconductor device, semiconductor package and method of manufacturing the same
US11705449B2 (en) Through silicon via design for stacking integrated circuits
CN109524314B (zh) 封装件及其形成方法
US20240006377A1 (en) Multi-chip modules formed using wafer-level processing of a reconstituted wafer
US11217478B2 (en) Integrated circuit (IC) structure for high performance and functional density
US8158456B2 (en) Method of forming stacked dies
CN108695166B (zh) 封装件及其形成方法
TWI524492B (zh) 使用多層介層窗的３ｄ積體電路
US9870980B2 (en) Semiconductor package with through silicon via interconnect
US9299572B2 (en) Thermal vias disposed in a substrate without a liner layer
US7723759B2 (en) Stacked wafer or die packaging with enhanced thermal and device performance
TW201906025A (zh) 散熱方法
US11749729B2 (en) Semiconductor device, integrated circuit component and manufacturing methods thereof
CN112447684A (zh) 三维堆叠结构和其制造方法
JP6180428B2 (ja) インターポーザデバイス
KR20120084698A (ko) 칩 스택 및 3차원 회로를 위한 열 전도
US11935871B2 (en) Semiconductor package and method of fabricating the same
KR20140038195A (ko) Ｔｓｖ구조 형성 방법
KR20120088445A (ko) 반도체 칩, 및 이를 포함하는 멀티 칩 패키지

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E601 Decision to refuse application
A107 Divisional application of patent
AMND Amendment
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee