KR20120088445A - 반도체 칩, 및 이를 포함하는 멀티 칩 패키지 - Google Patents

반도체 칩, 및 이를 포함하는 멀티 칩 패키지 Download PDF

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Abstract

반도체 칩은, 반도체 기판, 상기 반도체 기판을 관통하여 형성되며, 외부의 신호 전달 단자와 전기적으로 연결되는 인터페이스 부재, 상기 반도체 칩과 상기 인터페이스 부재 사이에 기생적으로 형성되는 역방향 다이오드를 포함한다.

Description

반도체 칩, 및 이를 포함하는 멀티 칩 패키지{Semiconductor Chip and Multi Chip Package having the same}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 TSV(Through Silicon Via)를 구비하는 반도체 칩 및 이를 포함하는 멀티 칩 패키지에 관한 것이다.
최근 대부분의 전자 시스템에서 기억 장치로서 이용되고 있는 반도체 메모리는 그 용량 및 속도가 모두 증대하고 있는 추세이다. 아울러, 더 좁은 면적내에서 더 많은 용량의 메모리를 실장하고, 실장된 메모리를 효율적으로 구동시키기 위한 다양한 시도가 이루어지고 있다.
근래 들어, 반도체 메모리의 집적도를 향상시키기 위하여, 기존의 평면 배치 방식에서 복수의 메모리 칩을 적층한 입체 구조 배치 기술이 응용되기 시작하였다. 이와 같은 3차원 입체 배치는 반도체 패키지 분야에서도 적용되고 있으며, 현재에는 적층된 반도체 칩들간의 인터페이스를 위해, 칩내를 관통하도록 형성되는 TSV(Through silicon via)의 연구가 활발히 진행중이다.
TSV는 반도체 칩내에 그것을 관통하는 비아 홀을 형성하고, 상기 비아홀내에 도전 물질을 매립시켜 형성된다. 이때, 반도체 칩과 TSV간의 쇼트(short)를 방지하기 위하여, 상기 반도체 칩과 TSV 사이에 라운딩 절연막(rounding oxide)을 형성하고 있다.
그런데, 상기 TSV와 반도체 칩 사이에 절연막이 형성되기 때문에, TSV 주변에 의도치 않은 기생 캐패시터가 발생되고, 이로 인해, TSV 신호 전송 속도가 저하되는 문제점이 발생되었다.
따라서, 본 발명은 신호 전송 속도를 개선할 수 있는 반도체 칩 및 이를 포함하는 멀티 칩 패키지를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 칩은, 반도체 기판, 상기 반도체 기판을 관통하여 형성되며, 외부의 신호 전달 단자와 전기적으로 연결되는 인터페이스 부재, 상기 반도체 칩과 상기 인터페이스 부재 사이에 기생적으로 형성되는 역방향 다이오드를 포함한다.
또한, 본 발명의 다른 실시예에 따른 멀티 칩 패키지는 적층 배치된 복수의 반도체 칩, 상기 반도체 칩간의 전기적 연결을 위해 상기 반도체 칩 각각을 관통하여 형성되는 복수의 인터페이스 부재, 및 상기 적층 배치된 복수의 반도체 칩내의 상기 인터페이스 부재간을 전기적으로 연결하는 외부 접속 단자를 포함하며, 상기 반도체 칩에 내장되는 복수의 인터페이스 부재는 절연막의 개재없이 상기 반도체 칩과 직접 접촉되어 있다.
상기 반도체 칩과 상기 인터페이스 부재 각각은 제 1 및 제 2 전압이 각각 인가되어, 일정 전압 이하에서 전자가 이동되지 않는 전위 장벽이 구축되어 있다.
본 발명은 실리콘으로 된 반도체 칩과 TSV와 같은 인터페이스 부재간의 절연을 위해 절연막을 형성하는 대신, 역방향 다이오드가 형성되도록 바이어스 인가 조건을 변경하도록 구성된다.
이에 따라, 반도체 칩과 인터페이스 부재가 직접 접촉되더라도, 실리콘-금속 장벽으로 인해 전자의 이동이 차단되어, 전류가 흐르지 않게 된다.
그러므로, 반도체 칩과 인터페이스 부재간의 기생 캐패시턴스가 발생되지 않아, 칩 내부는 물론 멀티칩 패키지를 구성하는 다층 칩간의 신호 전달 속도를 크게 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩의 평면도,
도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 단면도,
도 3은 본 발명의 일 실시예에 따른 반도체 기판 및 인터페이스 부재에 제공되는 전압을 보여주는 도면,
도 4는 본 발명의 일 실시예에 따른 멀티 칩 패키지를 보여주는 단면도,
도 5는 본 발명의 다른 실시예에 따른 반도체 칩의 평면도,
도 6은 도 5의 Ⅵ-Ⅵ'선을 따라 절단하여 나타낸 단면도, 및
도 7은 본 발명의 또 다른 실시예에 따른 반도체 칩의 단면도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 배선(interconnections)이라 함은 수평 방향으로 전기적 신호를 전달하는 전도체를 의미하고, 비아(via)라 함은 수직 방향으로 전기적 신호를 전달하는 전도체를 의미한다. 즉, 도면에 도시된 모양과 상관없이, 배선은 수평 방향으로 길게 형성될 수 있고, 비아는 수직 방향으로 길게 형성될 수 있다. 비아는 플러그(plugs)와 홀(holes)을 포함한다. 비아 플러그는 비아 홀의 내부를 채우는 기둥형 전도체를 의미하고, 비아 홀은 비아 플러그가 채워지기 위한 속이 빈 구조체를 의미할 수 있다
도 1은 본 발명의 일 실시예에 따른 반도체 칩의 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 반도체 칩은 반도체 기판(100) 및 그것을 관통하도록 형성된 인터페이스 부재(150)를 포함한다.
여기서, 반도체 기판(100)은 회로층, 금속 배선층 및 보호층이 형성되어 있는 실리콘 칩 구조물일 수 있다. 여기서, 상기 회로층은 다양한 전기적 동작을 위한 반도체 회로들이 포함되어 있는 층일 수 있다. 상기 금속 배선층은 전기적 신호들을 외부로부터 회로층으로 전달하거나, 회로층으로부터 외부로 전달하는 층들일 수 있다. 상기 보호층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다양한 폴리이미드 등의 절연물을 이용하여 다층으로 형성될 수 있다.
인터페이스 부재(150)는 관통 비아(v) 및 상기 관통 비아(v)내에 매립되는 비아 플러그(150, 이하, TSV)를 포함할 수 있다. TSV(150)는 반도체 기판은 물론, 상기 회로층, 금속 배선층 및 보호층을 관통하도록 형성될 수 있으며, 예를 들어, 구리(Cu) 또는 알루미늄(Al)이 형성될 수 있다. 이때, 도면에서는 생략되었지만, 반도체 기판(100)과 TSV(150) 사이에는 접착력 개선을 위한 장벽 금속막이 개재될 수 있다.
본 명세서에서, 구리 또는 도금 방법으로 전도성 패턴들이 형성될 경우, 씨드층이 형성되고, 이어서 도금 공정이 수행되는 것으로 간주된다. 즉, 별도의 설명이 없어도 구리 또는 도금 방법을 이용하여 전도성 패턴들을 형성한다는 설명들은 씨드층을 형성하는 공정이 선행되고, CMP(chemical mechanical polishing) 등의 공정이 후행되는 것으로 이해될 수 있다. 구리는 증착 방법으로 형성될 수 없고 도금 방법으로 형성된다. 또, 식각으로 패터닝되지 않기 때문에 CMP 방법으로 패터닝된 다. 때문에, 본 명세서에서 구리라고 한정하는 것은, 증착 방법 및 식각으로 형성될 수 있는 다른 금속들과 구별된다는 것을 강조하기 위함이다.
본 실시예에서는 반도체 기판(100)과 TSV(150) 사이에 절연을 위한 절연막이 개재되지 않는다. 대신, 반도체 기판(100)과 TSV(150) 사이의 도통을 방지하기 위해, 즉, 상호 간의 전류의 흐름이 차단되도록 반도체 기판(100)과 TSV(150) 사이에 역방향 다이오드(160)를 형성한다. 상기 역방향 다이오드(160)는 반도체 기판(100) 및 TSV(150)에 인가되는 바이어스 전압의 조절에 의해 별도의 제작 공정 없이 형성된다. 또한, 반도체 기판(100)이 실리콘 물질이고, TSV(150)가 금속 물질이기 때문에, 상기 역방향 다이오드(160)는 쇼트키 다이오드일 수 있다.
본 실시예의 역방향 쇼트키 다이오드(160)는 반도체 기판(100)이 p형의 실리콘 기판이라 가정할 때, 반도체 기판(100)에 가해지는 전압(이하, 제 1 전압, V1)이 TSV(150)에 인가하는 전압(이하, 제 2 전압, V2)보다 약간 낮도록 조절한다. 예를 들어, 상기 제 1 전압(V1)이 Vss 전압이라면, 제 2 전압(V2)는 Vss 이상의 전압이 될 수 있다. 바람직하게는, 도 3에 도시된 바와 같이, 제 1 전압(V1)으로 Vss 전압의 - 스윙 레벨(A)이 공급될 수 있고, 제 2 전압(V2)으로 Vss 전압의 + 스윙 레벨(B)이 공급될 수 있다.
알려진 바와 같이 역방향 쇼트키 다이오드인 경우, 항복 전압이 PN 다이오드의 경우보다 낮기 때문에, 제 1 및 제 2 전압(V1,V2)간의 차가 작음이 바람직하다.
이와 같은 역방향 쇼트키 다이오드(160)가 TSV(150)와 반도체 기판(100) 사이에 형성됨에 따라, 항복 전압 이상의 강한 역방향 바이어스가 인가되어 소자가 파괴되기 전에는, 반도체 기판(100)과 TSV(150) 사이에 전류가 흐르지 않게 된다.
도 4는 본 실시예와 같이 형성된 TSV를 갖는 반도체 기판들을 포함하는 멀티 칩 패키지(100)의 요부 단면도이다.
도 4를 참조하면, 반도체 기판과 직접 접촉되는 TSV(150)를 구비한 반도체 칩(100a,100b,100c)은 동일 신호를 인가받도록 설계된 TSV들(150a,150b,150c)간이 서로 대치되도록 적층된다.
적층된 서로 다른 칩(100a,100b,100c)의 TSV(150a,150b,150c)는 범프(bump)와 같은 외부 접속 단자(120)에 의해 서로 간이 전기적으로 연결되어, 신호를 전달하게 된다.
이와 같은 본 실시예에 따르면, TSV와 같이 반도체 칩내에 내장되는 인터페이스 부재 제작시, 인터페이스 부재와 반도체 칩 사이에 역방향 다이오드가 발생되도록 바이어스를 인가한다. 이에 따라, 반도체 칩와 인터페이스 부재 사이에 절연막을 형성하지 않아도, 실리콘과 금속간의 전위 장벽으로 인해 서로 간의 전자 이동을 방지할 수 있다. 따라서, 반도체 칩과 인터페이스 부재간의 기생 캐패시턴스의 발생을 방지하여, 신호 전달 속도를 개선할 수 있다.
한편, 도 5 및 도 6에 도시된 바와 같이, 상기 TSV(150)는 웰(110)에 의해 둘러싸여 있을 수 있다. 상기 웰(110)은 반도체 기판(100)이 P형의 반도체 기판인 경우, N웰일 수 있으며, TSV(150)와 웰(110) 사이 및 웰(110)과 반도체 기판(100) 사이에는 어떠한 절연막도 존재하지 않는다.
이러한 경우, 반도체 기판(100)과 웰(110) 사이에는 역방향 PN 다이오드(165)가 생성되도록 소정의 바이어스를 인가하는 한편, TSV(150)와 상기 웰(110) 사이에는 순방향 쇼트키 다이오드(170)가 생성되도록 바이어스를 인가한다.
즉, 반도체 기판(100)에는 제 1 전압(V11)이 인가되고, TSV(150)에는 상기 제 1 전압(V11)보다 큰 제 2 전압(V12)이 인가되고, 상기 웰(110)에는 제 2 전압(V12)보다 큰 제 3 전압(V13)이 인가될 수 있다. 예를 들어, 제 1 전압(V11)으로는 VBB 전압이 이용되고, 제 2 전압(V12)으로는 VSS 전압이 이용되고, 제 3 전압(V13)으로는 VDD 또는 VPP 전압이 이용될 수 있다.
이와 같은 제 1 내지 제 3 전압(V11,V12,V13)이 반도체 기판(100), TSV(150) 및 웰(110)에 각각 인가되면, 상술한 바와 같이 반도체 기판(100)과 웰(110) 사이에 역방향 PN 다이오드(165)가 형성되고, 웰(110)과 TSV(150) 사이에는 순방향 쇼트키 다이오드(170)가 형성된다.
알려진 바와 같이, 역방향 쇼트키 다이오드보다 역방향 PN 다이오드(170)가 누설 전류 측면에서 안정하다. 그러므로, TSV(150) 외측에 웰(110)을 형성한 경우, 보다 안정적으로 전류의 발생을 방지할 수 있다.
한편, 상기 웰(110)을 반도체 기판(100) 전체 두께에 대해 형성하는 공정시, 장시간의 이온 주입 공정 및 확산 공정이 요구될 수 있다. 이러한 문제점을 방지하기 위해, 도 7에 도시된 것과 같이, TSV(150)의 일정 깊이만큼만 웰(115)을 형성하고, 웰(115) 하부 영역의 반도체 기판(100)과 TSV(150) 사이에 절연막(120)을 형성할 수 있다. 이때, 웰(115)이 일정 깊이만큼 형성되어 있으므로, 실질적으로 절연막(120)의 면적은 전체 TSV(150)의 표면적에 비해 협소하다. 그러므로, 반도체 기판(100)과 TSV(150)간의 기생 캐패시턴스 역시 속도에 영향을 미치지 않을 만큼 수준이 되어, 신호 전달 특성을 개선할 수 있다. 이때, 반도체 기판(100), 웰(115) 및 TSV(150)에는 상기 실시예와 마찬가지로 제 1 전압(V11), 제 2 전압(V12) 및 제 3 전압(V13)이 인가된다.
이와 같은 본 발명에 따르면, 실리콘으로 된 반도체 칩과 TSV와 같은 인터페이스 부재간의 절연을 위해 절연막을 형성하는 대신, 역방향 다이오드가 형성되도록 바이어스 인가 조건을 변경한다.
이에 따라, 반도체 칩과 인터페이스 부재가 직접 접촉되더라도, 실리콘-금속 장벽으로 인해 전자의 이동이 차단되어, 전류가 흐르지 않게 된다.
그러므로, 반도체 칩과 인터페이스 부재간의 기생 캐패시턴스가 발생되지 않아, 칩 내부는 물론 멀티칩 패키지를 구성하는 다층 칩간의 신호 전달 속도를 크게 개선할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
100 : 반도체 기판 110,115 : 웰
120 : 절연막 150 : 인터페이스 부재

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판을 관통하여 형성되며, 외부의 신호 전달 단자와 전기적으로 연결되는 인터페이스 부재; 및
    상기 반도체 기판과 상기 인터페이스 부재 사이에 형성되는 역방향 다이오드를 포함하는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 반도체 기판과 상기 인터페이스 부재는 직접적으로 접촉되어 있는 반도체 칩.
  3. 제 1 항에 있어서,
    상기 역방향 다이오드는 상기 반도체 기판 및 상기 인터페이스 부재에 인가되는 바이어스 전압의 조절에 의해 기생적으로 발생되는 반도체 칩.
  4. 제 1 항에 있어서,
    상기 반도체 기판은 도전형을 갖는 실리콘 기판이고,
    상기 인터페이스 부재는 금속 물질로 된 TSV(through- silicon-via)인 반도체 칩.
  5. 제 4 항에 있어서,
    상기 역방향 다이오드는 역방향 쇼트키 다이오드인 반도체 칩.
  6. 제 1 항에 있어서,
    상기 반도체 기판에 제 1 전압이 인가되고,
    상기 인터페이스 부재에 상기 제 1 전압보다 큰 제 2 전압이 인가되는 반도체 칩.
  7. 제 6 항에 있어서,
    상기 제 1 전압의 레벨은 Vss 전압의 - 스윙 전압 대역에 해당하고,
    상기 제 2 전압의 레벨은 상기 Vss 전압의 + 스윙 전압 대역에 해당하는 반도체 칩.
  8. 제 4 항에 있어서,
    상기 TSV 주변을 감싸는 웰을 더 포함하는 반도체 칩.
  9. 제 8 항에 있어서,
    상기 웰은 상기 반도체 기판과 반대의 도전 타입을 갖는 반도체 칩.
  10. 제 9 항에 있어서,
    상기 반도체 기판과 웰 사이에는 역방향 다이오드가 형성되도록 전압이 인가되고,
    상기 웰과 상기 TSV 사이에는 순방향 다이오드 형성되도록 전압이 인가되는 반도체 칩.
  11. 제 9 항에 있어서,
    상기 반도체 기판에 제 1 전압이 인가되고,
    상기 TSV에 상기 제 1 전압 보다 큰 제 2 전압이 인가되고,
    상기 웰에 상기 제 2 전압 보다 큰 제 3 전압이 인가되는 반도체 칩.
  12. 제 11 항에 있어서,
    상기 제 1 전압은 VBB 전압이고,
    상기 제 2 전압은 Vss 전압이고,
    상기 제 3 전압은 VDD 또는 VPP 전압인 반도체 칩.
  13. 제 11 항에 있어서,
    상기 웰은 상기 TSV의 일정 깊이만큼만 둘러싸도록 구성되고,
    상기 웰이 형성되지 않은 상기 TSV의 외측에는 절연막이 형성되는 반도체 칩.
  14. 적층 배치된 복수의 반도체 칩;
    상기 반도체 칩간의 전기적 연결을 위해 상기 반도체 칩 각각을 관통하여 형성되는 복수의 인터페이스 부재; 및
    상기 적층 배치된 복수의 반도체 칩내의 상기 인터페이스 부재간을 전기적으로 연결하는 외부 접속 단자를 포함하며,
    상기 반도체 칩에 내장되는 복수의 인터페이스 부재는 직접 접촉되어 있는 멀티 칩 패키지.
  15. 제 14 항에 있어서,
    상기 반도체 칩과 상기 인터페이스 부재 각각은 제 1 및 제 2 전압이 각각 인가되어, 일정 전압 이하에서 전자가 이동되지 않는 전위 장벽이 구축되어 있는 멀티 칩 패키지.
  16. 제 15 항에 있어서,
    상기 제 1 전압은 상기 제 2 전압보다 낮은 멀티 칩 패키지.
  17. 적층 배치된 복수의 반도체 칩;
    상기 반도체 칩간의 전기적 연결을 위해 상기 반도체 칩 각각을 관통하여 형성되는 복수의 인터페이스 부재;
    상기 적층 배치된 복수의 반도체 칩내의 상기 인터페이스 부재간을 전기적으로 연결하는 외부 접속 단자; 및,
    상기 인터페이스 부재 주변을 감싸도록 상기 반도체 기판과 반대 도전 타입의 웰을 포함하는 멀티 칩 패키지.
  18. 제 17 항에 있어서,
    상기 반도체 칩과 상기 웰 사이에 역방향 다이오드가 형성되도록 제 1 전압 및 제 3 전압이 각각 인가되고,
    상기 인터페이스 부재와 상기 웰 사이에 순방향 다이오드가 형성되도록 제 2 및 상기 제 3 전압이 인가되는 멀티 칩 패키지.
  19. 제 18 항에 있어서,
    상기 제 2 전압은 상기 제 1 전압보다 크고,
    상기 제 3 전압은 상기 제 2 전압 보다 큰 멀티 칩 패키지.
  20. 제 17 항에 있어서,
    상기 웰은 상기 인터페이스 부재의 일정 깊이만큼만 둘러싸도록 구성되고,
    상기 웰이 형성되지 않은 상기 인터페이스 부재의 외측에는 절연막이 형성되는 멀티칩 패키지.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102142366B1 (ko) * 2013-11-14 2020-08-07 삼성전자 주식회사 반도체 집적 회로 소자 및 그 제조 방법, 반도체 패키지

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4502820B2 (ja) * 2005-01-05 2010-07-14 日本電気株式会社 半導体チップ及び半導体装置
US20080174927A1 (en) * 2007-01-22 2008-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Esd protection scheme for semiconductor devices having dummy pads
KR100861209B1 (ko) * 2007-04-12 2008-09-30 주식회사 하이닉스반도체 서브 워드 라인 드라이버를 포함하는 반도체 소자
KR100871381B1 (ko) * 2007-06-20 2008-12-02 주식회사 하이닉스반도체 관통 실리콘 비아 칩 스택 패키지
US7994543B2 (en) 2007-07-26 2011-08-09 Oracle America, Inc. Via antenna fix in deep sub-micron circuit designs
ITMI20072341A1 (it) * 2007-12-14 2009-06-15 St Microelectronics Srl Contatti profondi di dispositivi elettronici integrati basati su regioni inpiantate attraverso solchi
US8334170B2 (en) * 2008-06-27 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
TWI372457B (en) * 2009-03-20 2012-09-11 Ind Tech Res Inst Esd structure for 3d ic tsv device
US8264065B2 (en) * 2009-10-23 2012-09-11 Synopsys, Inc. ESD/antenna diodes for through-silicon vias
US8502338B2 (en) * 2010-09-09 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via waveguides

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