TW201426957A - 降低導電孔之電容的方法及可被反向偏壓以達成降低之電容的內插物 - Google Patents

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Abstract

本發明提供：一種內插物，其具有導電路徑、一個三維積體電路(3D IC)；一種降低與一內插物中之導電路徑相關聯之電容的方法；及一種製作一種內插物的方法。在一實施例中，該內插物包含：(1)一半導體基板，其摻雜有一摻雜物；(2)導電路徑，其等定位於該半導體基板內，並且經組態以提供通過其之電通路；及(3)一歐姆接點區域，其定位於該半導體基板內，並且經組態以接收一逆偏壓電壓。

Description

降低導電孔之電容的方法及可被反向偏壓以達成降低之電容的內插物
三維IC提供一路徑以持續CMOS擴縮，特別係針對擴縮已經變得愈發難以達成之某些技術(例如，記憶體及類比)。3D IC之製作涉及一或多個晶粒在彼此上的堆疊，及使用諸如導電孔之導電路徑連接經堆疊之晶粒。針對一些導電孔，鎢已經作為導體使用，但使用銅金屬鍍層處理其他導電孔。
技術中已經使用各種整合方案以將導電孔併入經堆疊晶粒。在3D整合方案中，導電孔相對接近一晶粒上之主動金屬氧化物半導體(MOS)裝置而放置。導電孔之此放置需要複雜晶粒處理步驟，並且需要考慮介於導電孔所相關聯之機械應力場與主動裝置之間的複雜相互作用。
通常稱為「2.5D」之用於使用3D導電孔的另一途徑使用作為一中間連接器附接至兩個或多個堆疊晶粒的一內插物。該內插物係具有諸如導電孔之導電路徑的一半導體基板，以提供在堆疊晶粒之間的電連接。在一實施例中，可使用諸如標準矽的一半導體處理內插物並且內插物通常係被動(即，未附接主動組件)。可使用諸如如上文憑藉各種3D整合方案討論之銅金屬鍍層的一金屬化處理類似地處理該內插物內的導電路徑。
在一實施例中，揭示一種能夠被反向偏壓之內插物。該內插物包含：(1)一半導體基板，其摻雜有一摻雜物；(2) 導電路徑，其等定位於該半導體基板內，並且經組態以提供通過其之電通路；及(3)一歐姆接點區域，其定位於該半導體基板上或該半導體基板內，並且經組態以接收一逆偏壓電壓。
在另一實施例中，本發明提供一種降低與能夠被反向偏壓之一內插物之導電路徑相關聯的電容的方法。該方法包含：(1)產生一逆偏壓電壓以加反向偏壓於該內插物之一半導體基板，以增大於該半導體基板中與該等導電路徑相關聯之一空乏區域；及(2)透過一電接點施加該逆偏壓電壓至該內插物。
在又另一實施例中，本發明提供一3D IC。該3D IC包含：(1)一第一晶粒；(2)一第二晶粒；及一內插物，其定位於該第一晶粒與該第二晶粒之間，並且經組態以連接該第一晶粒至該第二晶粒，該內插物經調適以在無論何時一逆偏壓電壓源施加至該內插物時被反向偏壓。該內插物具有：一半導體基板，其摻雜有一摻雜物；導電路徑，其等定位於該半導體基板內，並且經組態以提供通過該半導體基板之電通路，以連接該第一晶粒至該第二晶粒；及一歐姆接點區域，其定位於該半導體基板內，並且經調適以耦合至一逆偏壓電壓源。
在又另一實施例中，本發明提供一種製作能夠被反向偏壓之一內插物的方法。該方法包含：(1)提供一內插物之一經摻雜的半導體基板，其中該經摻雜半導體基板包含至少一導電路徑；(2)重摻雜經摻雜之半導體基板之一區域以形 成一歐姆接點區域；及(3)形成一電接點，其靠近與該歐姆接點區域電接觸之該經摻雜半導體基板的一表面。
現在參考與隨附圖示結合做出之下列描述。
除了提供一種用於在兩個或多個晶粒之間通信信號的路徑，一內插物中之導電路徑亦可用於製造其他電連接，諸如用於在一晶粒與一封裝之間、或在一晶粒與一外部板之間的IO信號的一連接。橫越此等其他電連接中之導電路徑的該等IO信號通常包含高頻信號，諸如來自一Serdes IP塊之信號。因此，一內插物及所包含之導電路徑可提供電連接以使晶粒直接連接至內插物，並且連接至例如一3D IC之其他組件。
本發明認識到，歸因於例如可通行通過內插物中之導電路徑之高頻信號，內插物中之導電路徑之寄生特性可極度重要。如此，本發明認識到降低與導電路徑相關聯之電容的優點。相應地，本發明提供一種技術以降低內插物中之導電路徑的寄生電容。如本文揭示，能夠被反向偏壓之內插物之半導體材料經電偏壓以調變與一各自導電路徑相關聯之半導體材料中的一空乏區域的大小，並且因此調變通行通過其之一信號經受的電容。相應地，可獲得導電路徑之寄生電容中的一顯著降低，並且可將其降低得儘可能小。
圖1圖解說明根據本發明之原理建構之能夠被反向偏壓之一內插物100的一實施例的一圖。內插物100經組態為一 中間連接器以電且機械地耦合組件(諸如一3D IC中之兩個或兩個以上晶粒)。內插物100包含：一半導體基板110；指示為120、130及140之多個導電路徑；及一歐姆接點區域160。半導體基板110具有一第一主要表面170及一第二主要表面175。另外，內插物包含定位於第一主要表面170及第二主要表面175上之金屬接點181、182及186。
該等金屬接點181、182及186係提供用於機械及導電連接之一區的習知介面。圖1中圖解說明之該等金屬接點181、182及186定位於半導體基板110之主要表面上以提供用於電且機械連接的一導電區。金屬接點182及186定位於第一主要表面170上，並且提供導電連接區給在第一主要表面170處之導電路徑120及140。金屬接點181定位於第二主要表面175上，並且提供一導電連接區給在第二主要表面175處的導電路徑120。如藉由金屬接點182及186圖解說明，一金屬接點可實質上延伸超過一導電路徑之中心，以促進與例如耦合至內插物100之一晶粒的一電連接。金屬接點187定位於第二主要表面175上，並且耦合至歐姆接點區域160。在一實施例中，金屬接點181、182及186係嵌入於該等各自主要表面170、175之一者上的銅跡線。導電路徑130不包含在第一主要表面170或第二主要表面175上的一金屬接點。如此，導電路徑130可直接耦合至諸如一微塊或一覆晶凸塊之一連接器。類似地，導電路徑140不包含在第一表面170處之一金屬接點。
熟悉此項技術者將瞭解內插物100可包含其他導電路徑 及金屬接點。另外，圖1係內插物100的二維側視圖。如此，在圖1中以二維表示內插物100之各種組件。然而，熟悉此項技術者將瞭解一內插物(及其組件)係三維裝置。相應地，圖2圖解說明在一內插物之一半導體基板中之一導電路徑的三維圖，以提供其更多細節。
半導體基板110可係任何已知半導體，包含但不限於砷化鎵、磷化銦、鍺及矽。本文圖解說明及描述之實施例係一矽基板。熟悉此項技術者將瞭解如何將此實施例之教示應用於其他半導體中之實施例。在一實施例中，矽半導體基板110可係一p型基板。在另一實施例中，矽半導體基板110可係一n型基板。如此項技術中已知，一p型半導體基板與一n型區域相比具有過量之電洞，並且一n型半導體基板與一p型區域相比具有過量之自由電子。
該等導電路徑120、130及140與金屬接點一起經組態以提供通過矽基板110之導電信號路徑以電耦合晶粒，以提供電連接至其他IC組件，或提供可機械地固定晶粒或將晶粒與其他組件固定在一起的結構。不像嵌入介電材料(諸如SiO2或低K)之一系統單晶片(SoC)中的金屬導線，導電路徑120、130、140內之金屬嵌入一半導體、該半導體基板110中。
該等導電路徑120、130及140之每一者係蝕刻於半導體基板110中之一垂直、圓筒狀孔，並且包含一導電材料及一相關聯氧化物層。導電材料包含但不限於一金屬。該等導電路徑120、130及140完全延伸通過半導體基板110之高 度，並且因此稱為貫通導電孔(例如，一矽穿孔(TSV))。如此，該等導電路徑120、130及140之高度實質上與半導體基板210之高度相同。如圖4及圖5中圖解說明，在一些實施例中，一內插物包含不含一貫通導電孔的導電路徑。反之，此等導電路徑包含不完全延伸通過一半導體基板之高度的至少兩個導電孔。如此，此等類型之導電孔在本文中稱為部分導電孔。在此等實施例中，至少兩個部分導電孔係藉由一金屬互連線耦合在一起，以提供通過一內插物之一導電路徑。圖4提供包含藉由一金屬互連線連接之兩個部分導電孔之導電路徑的一實例。
導電路徑120包含導電材料122及氧化物層124。導電路徑130及140各自包含導電材料132、142及氧化物層134、144。導電材料122連接至金屬接點182及181，以提供電且機械接點區給在第一主要表面170及第二主要表面175處的導電路徑120。導電材料142連接至金屬接點186以提供一電且機械接點區給在第一主要表面170處的導電路徑140。
除了導電材料及氧化物層之外，當一電壓施加至導電路徑120、130及140之導電材料時，形成繞該等各自導電路徑之一空乏區域。如圖1中藉由虛線指示，該等導電路徑120、130及140之每一者之空乏區域各自係128、138及148。導電路徑120係典型的，並且將在下文中較詳細討論。
藉由使用氧化物層124使導電材料122自半導體基板110電隔離。在一實施例中，氧化物層124係一薄層SiO2。有 時稱為一空乏層之空乏區域128在諸如矽之一半導體中係常見的，並且其有效地充當一介電材料。如參考圖2進一步討論，一導電孔之一空乏區域係具有一寬度之一實質上圓筒狀外殼，其自藉由一相關聯氧化物層形成之一圓筒狀外殼之外半徑R延伸。空乏區域128之寬度取決於與導電路徑120相關聯之一電壓(諸如施加至導電材料122之一電壓)及半導體基板110之特性。如本文揭示，施加至半導體基板110的一偏壓(已知為一逆偏壓電壓)係用於增大空乏區域128之寬度，並且藉此降低與空乏區域128相關聯之電容。空乏區域128之寬度在圖1中指示為厚度TDR。因此，TDR取決於施加至導電材料122之電壓量值、施加至半導體基板110之逆偏壓電壓的量值及半導體基板110之特性。空乏區域128之高度係導電材料122之高度，導電材料122與導電路徑120一起實質上係矽基板110的高度。
施加至導電材料122之電壓係施加至其之信號的電壓。當該信號橫越導電材料122時，相關聯之電壓引起形成空乏區域128。藉由施加逆偏壓電壓至該半導體基板110，可增大空乏區域128之寬度。如此，降低與空乏區域128相關聯之電容。在一些實施例中，經施加之逆偏壓電壓的量值增大鄰近空乏區域之寬度或體積，使得其等交切並且形成完全空乏區域。例如，圖1圖解說明部分空乏之區域，其中鄰近空乏區域不交切。憑藉完全空乏區域，表示空乏區域138之虛線將接觸表示空乏區域128及148之虛線。
歸因於空乏區域之存在的電容變化可藉由方程式1表 示：C=Cox/(1+(2Cox 2Vg/εsiqNa))1/2。(方程式1)
其中：Cox係氧化物層124之電容，Vg係施加至導電路徑120之電壓，Na係半導體基板110之矽的摻雜位準，q係一電子之電荷；及εsi係半導體基板110之矽的介電係數。方程式1可經修改以考慮如藉由方程式2表示之施加至半導體基板110的一偏壓電壓的效應：C=Cox/(1+(2 Cox 2(Vg+φb)/εsiqNa)1/2。(方程式2)
其中：φb係施加至根據本發明之原理之內插物100的半導體基板110的一逆偏壓電壓。針對一p型半導體基板110(即，通常使用之「P」摻雜之矽基板)，經施加之逆偏壓電壓係負電壓以增大空乏區域，並且因此降低空乏電容。針對一n型半導體基板110(即，通常使用之「N」摻雜之矽基板)，經施加之逆偏壓電壓係正電壓，以增大空乏區域，並且因此降低空乏電容。
一逆偏壓電壓源係用於經由歐姆接點區域160供應逆偏壓電壓至半導體基板110。如圖3及圖4之實施例中圖解說明，逆偏壓電壓源可係非包含於耦合至一內插物的晶粒內的一外部電壓源，或者係包含於耦合至一內插物之一晶粒 內的一晶載電壓源。歐姆接點區域160透過金屬接點187接收逆偏壓電壓。諸如一覆晶凸塊、導線結合或一球柵陣列球之一習知連接器(未圖解說明)憑藉金屬接點187具體定位，以提供在一逆偏壓電壓源與歐姆接點區域160之間的一電路徑。
歐姆接點區域160係經組態以接收逆偏壓電壓以加反向偏壓於半導體基板110的一低阻值接點區。歐姆接點區域160經高度摻雜以提供低阻值接點。針對一p型半導體基板，歐姆接點區域160係一經高度摻雜的P+區域。針對n型半導體基板，歐姆接點區域160將係一高度摻雜之N+區域。針對該等N+區域及P+區域之摻雜密度的範圍可在1E18/cm3至1E21/cm3的範圍中。一歐姆接點區域可包含於半導體基板110之主要表面170、175二者上，或者包含於半導體基板110之主要表面170、175之任一者上。
圖2圖解說明一導電路徑200之一實施例的一圖。導電路徑200係延伸通過一半導體基板210之高度的一貫通導電孔。然而，導電孔200之本文描述的空乏區域性質亦適用於一部分導電孔。另外，熟悉此項技術者將瞭解本文描述之空乏區域性質關於金屬互連線之幾何形狀延伸至一導電路徑的金屬互連線。半導體基板210係能夠被反向偏壓之一內插物(諸如內插物100)的部分。至於半導體基板110，半導體基板210可係任何已知半導體。
導電路徑200係蝕刻於半導體基板210中之一垂直、圓筒狀孔。在蝕刻步驟之後保留之半導體材料形成界定導電路 徑200之外表面的一實質上圓筒狀壁202。圓筒狀壁202具有R之一半徑。導電路徑200包含一個氧化物層220及一導電材料230。金屬接點212及214與導電路徑200相關聯。
通常使用一已知程序於圓筒狀壁202上生長氧化物層220達T之一厚度，氧化物形成實質上塑形為自圓筒狀壁202向內延伸的一圓筒狀外殼的氧化物層220。圓筒狀外殼具有一外半徑R、及小於氧化物層220之厚度T的一內半徑R。圓筒狀外殼之高度實質上係基板210之高度H。
在一後續處理步驟中用導電材料230填充藉由氧化物層220形成之圓筒狀外殼。導電材料包含但不限於諸如銅或鎢的一金屬。導電材料230形成一實質上圓筒狀形狀以填充藉由氧化物層220形成之圓筒狀外殼。獲得之實質上圓筒狀導電材料230具有一外半徑R-T，其與缺乏任何介入層、藉由氧化物層220形成之圓筒狀外殼的內半徑相同。實質上圓筒狀導電材料230之高度係矽基板210之高度H。
如此項技術中已知，導電材料230各自耦合至主要表面216及218上的金屬接點212及214。一些內插物將具有在半導體基板210之主要表面216及218二者上的相同金屬接點212或214，並且其他內插物將具有在半導體基板210之主要表面216及218二者上的不同金屬接點212或214。若導電路徑200表示一部分導電孔，則金屬接點212係提供至其他金屬連接器之互連的一金屬互連線，諸如形成於一積體電路之層中以提供信號路徑路由給例如另一部分導電孔、及在一內插物之一主要表面上的一不同位置。
如上文提到，當一電壓施加至導電材料230時，空乏區域240形成於半導體基板210上。空乏區域240形成於半導體基板210中圍繞壁202、並且因此圍繞氧化物層220。空乏區域240係具有一內半徑R的一實質上圓筒狀外殼，內半徑R與壁202、及藉由氧化物層220形成之圓筒狀外殼之外半徑二者的半徑相同，並且空乏區域240具有一外半徑R+TDR。外半徑R+TDR取決於施加至半導體基板210之一逆偏壓電壓的量值及半導體基板210之特性。空乏區域240之高度實質上係導電材料230的高度。
圖3圖解說明表示在應用根據本發明之原理的一逆偏壓電壓時與一導電路徑相關聯之相對電容的降低的一圖表。針對圖3，導電路徑係一貫通導電孔。圖3表示具有Na=1E14/cm3及一負逆偏壓電壓的一p型半導體矽基板。圖3之圖表繪製相關聯之相對電容對經施加的逆偏壓電壓。x軸表示施加至一內插物之半導體基板的逆偏壓電壓，並且y軸表示與一導電路徑相關聯之相對電容。針對零逆偏壓電壓情況，相對電容正規化為Vg=0。圖表中表示兩個不同之實例。第一實例係針對零伏之一逆偏壓電壓。第二實例係針對0.9伏之一逆偏壓電壓。如圖3中圖解說明，憑藉0.9伏之一經施加逆偏壓電壓可達成導電路徑相對電容中之多達40%的降低。
圖4圖解說明一3D IC 400之一實施例的一截面圖。該3D IC包含一散熱器410、一第一晶粒420、能夠被反向偏壓之一內插物430、一第二晶粒440及一IC基板450。內插物430 藉由回焊微塊460連接至第一晶粒420及第二晶粒440。內插物430亦藉由回焊覆晶凸塊462連接至IC基板450。一球柵陣列464經圖解說明以連接IC基板450至另一板、組件或類似裝置。亦在內插物430與第一晶粒420之間、及在內插物430與第二晶粒440之間的空間中圖解說明一底膠466。回焊微塊460、回焊覆晶凸塊462、球柵陣列464及底膠466可係通常在3D IC組態中使用之常見組件。散熱器410及IC基板450亦可係通常在3D IC組態中使用之常見組件。
第一晶粒420及第二晶粒440係藉由內插物430電且機械地耦合在一起的兩個功能性晶粒。在圖4中，第一晶粒420係一邏輯晶粒，並且第二晶粒440係一記憶體晶粒。在一實施例中，第一晶粒420可係具有輸入及輸出功能之一核心邏輯晶粒，並且第二晶粒440可係一eDRAM。第一晶粒420及第二晶粒440可係通常在一3D IC中應用的習知功能性晶粒。
如上文提到，內插物430經組態以連接第一晶粒上之信號墊至第二晶粒上之信號墊，藉此提供電且機械互連二者。內插物430包含一半導體基板432、導電路徑437及一歐姆接點區域436。半導體基板432包含一第一主要表面431及一第二主要表面433。導電路徑437包含貫通導電孔、及連接在一起之部分導電孔二者。具體指定貫通導電孔434。另外，該等導電路徑437之一者指定為導電路徑438，並且其包含部分導電孔492、金屬互連線494及部分導電孔496。
內插物430亦包含藉由金屬接點435表示之金屬接點、其等定位於半導體基板432之主要表面處以提供接點區給外部連接，諸如給回焊覆晶凸塊462。在圖4中，金屬接點係嵌入於內插物430之主要表面中的銅跡線。在圖4中，半導體基板432係一p型基板，並且因此摻雜有一P摻雜物。在其他實施例中，半導體基板432可係具有一N摻雜物之n型基板。導電路徑437經組態以提供通過半導體基板432之電通路，以提供諸如用於電連接第一晶粒420上之墊及電路至第二晶粒440上之墊及電路的電連接。為減少圖4中之混淆，一單個組件可經指定以表示多個類似組件。例如，在圖4中未具體編號內插物430之導電路徑437之每一者。
歐姆接點區域436係一低阻值接點，其經組態以接收逆偏壓電壓以反向偏壓半導體基板432以提高導電路徑437的一空乏區域。歐姆接點區域436係一高度摻雜之區域以製造歐姆接點。因為在參考圖4描述之實施例中，半導體基板432係一p型基板，所以歐姆接點區域436係一高度摻雜之P+區域。例如，歐姆接點區域436可係至p型半導體基板432的一矽化接點。一歐姆接點區域可包含於半導體基板432之主要表面二者上，或者包含於半導體基板432之主要表面的任一者上。針對n型基板，歐姆接點區域436可係一高度摻雜之N+區域。針對該等N+及P+區域之摻雜密度的範圍可在1E18/cm3至1E21/cm3的範圍中。歐姆接點區域436經高度摻雜以提供一低阻值接點。
雖然未在圖4中圖解說明，但是內插物430可包含諸如該 (等)歐姆接點區域436之多個歐姆接點區域。注意，因為可忽視貫通導電路徑437壁之氧化物內襯的洩漏電流，所以將內插物430偏壓至需要之負電壓所需的電流供應通常非常小。歸因於偏壓通常需要之低電流要求，在其他實施例中，可如圖6中展示般沿內插物430的周邊放置歐姆接點區域436。偏壓電壓之範圍可在自0 V至2 V之間。將該等導電路徑437自圍繞半導體基板絕緣的介電材料厚度的範圍通常係在0.5微米至1.0微米中。針對此等厚度，歸因於施加一逆偏壓電壓至半導體基板，預期針對一整個晶片之總洩漏電流小於1 pA。不像一習知內插物，在製作半導體基板432期間將需要額外處理(在指明之區中摻雜)以建立歐姆接點區域436或多個歐姆接點區域436。
3D IC 400亦包含經組態以供應或產生逆偏壓電壓之一晶片外逆偏壓電壓源470。該晶片外逆偏壓電壓源470係一外部電壓源，其在此實施例中非屬第一晶粒420或第二晶粒440的部分。晶片外逆偏壓電壓源470可係來自晶片在其上常駐之測試板的一電壓調節器。
晶片外逆偏壓電壓源470通過如圖4中圖解說明之一專用互連線474連接至內插物430。專用互連線474圖解說明為連接至在金屬接點476處之內插物430的一覆晶凸塊。金屬接點476係用於耦合專用互連線474至歐姆接點區域436。一額外球柵陣列464亦係用於耦合晶片外偏壓源470至IC基板450以連接至內插物430。
圖5圖解說明一3D IC 500之另一實施例的一截面圖。該 3D IC 500包含一散熱器510、一第一晶粒520、能夠被反向偏壓之一內插物530、一第二晶粒540及一IC基板550。內插物530藉由回焊微塊560連接至第一晶粒520及第二晶粒540。內插物530亦藉由回焊覆晶凸塊562連接至IC基板550。一球柵陣列564經圖解說明以連接IC基板550至另一板、組件或類似裝置。在內插物530與第一晶粒520之間、及在內插物530與第二晶粒540之間的空間中亦圖解說明一底膠566。回焊微塊560、回焊覆晶凸塊562、球柵陣列564及底膠566可係通常在3D IC組態中使用的常見組件。散熱器510及IC基板550亦可係通常在3D IC組態中使用的常見組件。
該3D IC 500包含晶載之一逆偏壓電壓源570(即，包含於耦合至被偏壓之內插物的一晶粒(諸如第一晶粒520或第二晶粒540)內)。在此實施例中，第一晶粒520包含逆偏壓電壓源570，其藉由一專用互連線574通過一金屬接點576連接至內插物530之半導體基板532的一歐姆接點區域536。圖解說明之專用互連線574係一微塊，但不限於其。額外底膠亦可添加並且延伸至專用凸塊連接器574。逆偏壓電壓源570可係一適當之電壓產生器，諸如嵌入於第一晶粒520內的一電荷泵或一晶載電壓調節器電路。此類電路可經組態以提供具有想要之容差及電流供應限制的多種輸出電壓。在一實施例中，基於一想要或需要之電容降低而選擇逆偏壓電壓的量值。
圖6圖解說明內插物430之一實施例的一俯視圖。內插物 430之俯視圖圖解說明多個歐姆接點區域436可定位於內插物430的周邊上。在圖6中，歐姆接點區域436之每一者與一回焊覆晶凸塊462對準。此對應於圖4之歐姆接點區域436及專用互連線474。一內插物可建構有多個歐姆接點區域。然而，不是所有該等歐姆接點區域需要耦合至一逆偏壓電壓源以加偏壓於於該半導體基板，此係因為如先前陳述，歸因於橫跨內插物半導體基板之最小電流流動，預期橫跨內插物之靜態電壓降小。因此，一內插物可具有多個歐姆接點區域，但僅一單個歐姆接點區域經施加逆偏壓電壓。根據連接如何強固及洩漏電流如何高，不是所有該等歐姆接點區域需要連接至一逆偏壓電壓源。洩漏電流越高，越需要具有多個接點。
圖7圖解說明根據本發明之原理實行、降低與一內插物之導電孔相關聯之電容的一方法700的一流程圖。該方法在一步驟705中開始。
在步驟710中，產生一逆偏壓電壓以加反向偏壓於一內插物之一半導體基板，以增大該內插物之導電孔的一空乏區域。在耦合至內插物之一晶粒上的一電壓源可用於產生逆偏壓電壓。在另一實施例中，該產生可係來自在直接連接至內插物之晶粒外部的一電壓源。直接連接至內插物之一晶粒不具有在其等之間耦合的另一組件。圖4或圖5之第一晶粒及第二晶粒係直接連接之晶粒的實例。
逆偏壓電壓可係一負電壓或可係一正電壓。電壓之極性取決於搭配內插物使用之摻雜物的類型。例如，若內插物 係一p型內插物，則接著可施加一負電壓。針對一n型內插物，將施加一正電壓。
在一步驟720中，經產生逆偏壓電壓經由諸如一專用互連線的一電路徑施加至內插物。專用凸塊連接器之類型可取決於電壓源是否在耦合至內插物之一晶粒的外部(即，晶載)。若在一晶粒上，則耦合晶粒可藉由微塊直接耦合至內插物。在此實施例中，採用一專用微塊以連接晶粒之電壓源至內插物。在具有一外部電壓源之另一實施例中，一專用覆晶凸塊可用於耦合電壓源至內插物以供應逆偏壓電壓。
經產生並且施加至內插物之逆偏壓電壓的量值可變化，以獲得繞導電孔之空乏區域的一想要寬度TDR。在一些實施例中，逆偏壓電壓之量值提高完全空乏之區域。在導電孔足夠近使得可施加一足夠大電壓以確保繞每一導電孔之空乏區域接觸彼此時發生完全空乏之區域。在其他實施例中，逆偏壓電壓之量值提供部分空乏區域，其中鄰近空乏區域不接觸。圖1之虛線表示部分空乏之區域。針對完全空乏之區域，空乏區域138之虛線將接觸鄰近空乏區域128及148的虛線。一完全空乏情況較部分空乏帶來重要優點。已經展示繞導電孔之一完全空乏基板之重要優點的一者係通行通過該等導電孔之一高頻信號的相對低損失(較高完整性)。使用已經用於導出方程式2之用於空乏區域評估的基本方程式來計算達成此一情況需要的電壓。該方法700在一步驟730中結束。
圖8圖解說明用於製作能夠被反向偏壓之一內插物的一方法800之一實施例的一流程圖。該方法在一步驟805中開始。
在一步驟810中，提供一內插物之一經摻雜半導體基板。經摻雜半導體基板包含諸如一貫通導電孔之至少一導電路徑。經摻雜半導體基板可係任何已知經摻雜半導體，其包含但不限於砷化鎵、磷化銦、鍺及矽。在一實施例中，經摻雜半導體基板係一p型矽基板。在另一實施例中，經摻雜半導體基板係一n型矽基板。經提供或提供在本文中界定為由一製作者內部製成、或為自諸如一第三方供應商之另一源獲得。
在一步驟820中，經摻雜之半導體基板之一區域經重摻雜以形成一歐姆接點區域。歐姆接點區域經高度摻雜以提供一低阻值接點區給內插物。針對一p型半導體基板，該歐姆接點區域係一高度摻雜之P+區域。針對n型半導體基板，歐姆接點區域係一高度摻雜之N+區域。針對該等N+及P+區域之摻雜密度的範圍可在1E18/cm3至1E21/cm3之間。在一些實施例中，多個歐姆接點區域形成於經摻雜半導體基板中。一歐姆接點區域可包含於經摻雜半導體基板之該等主要表面二者上、或於經摻雜半導體基板之該等主要表面的任一者上。在一實施例中，使用習知摻雜程序形成該(等)歐姆接點區域。
在一步驟830中，一金屬接點靠近半導體基板之表面形成，並且與歐姆接點區域接觸。在一些實施例中，多個金 屬接點經形成以對應於經形成之歐姆接點區域的數目。在一實施例中，該(等)金屬接點藉由習知程序形成。方法800在一步驟830中結束。
熟悉此申請案相關之技術者將體會可對描述之實施例做出其他及進一步添加、刪除、替換及修改。
100‧‧‧內插物
110‧‧‧半導體基板/矽基板
120‧‧‧導電路徑
122‧‧‧導電材料
124‧‧‧氧化物層
128‧‧‧空乏區域
130‧‧‧導電路徑
132‧‧‧導電材料
134‧‧‧氧化物層
138‧‧‧空乏區域
140‧‧‧導電路徑
142‧‧‧導電材料
144‧‧‧氧化物層
148‧‧‧空乏區域
160‧‧‧歐姆接點區域
170‧‧‧第一主要表面
175‧‧‧第二主要表面
181‧‧‧金屬接點
182‧‧‧金屬接點
186‧‧‧金屬接點
187‧‧‧金屬接點
240‧‧‧空乏區域
400‧‧‧3D IC
410‧‧‧散熱器
420‧‧‧第一晶粒
430‧‧‧內插物
431‧‧‧第一主要表面
432‧‧‧半導體基板
433‧‧‧第二主要表面
434‧‧‧導電孔
435‧‧‧金屬接點
436‧‧‧歐姆接點區域
437‧‧‧導電路徑
438‧‧‧導電路徑
440‧‧‧第二晶粒
450‧‧‧IC基板
460‧‧‧回焊微塊
462‧‧‧回焊覆晶微塊
464‧‧‧球柵陣列
466‧‧‧底膠
470‧‧‧晶片外逆偏壓電壓源
474‧‧‧專用互連線
476‧‧‧金屬接點
492‧‧‧部分導電孔
494‧‧‧金屬互連線
496‧‧‧部分導電孔
500‧‧‧3D IC
510‧‧‧散熱器
520‧‧‧第一晶粒
530‧‧‧內插物
532‧‧‧半導體基板
536‧‧‧歐姆接點區域
540‧‧‧第二晶粒
550‧‧‧IC基板
560‧‧‧回焊微塊
562‧‧‧回焊覆晶微塊
564‧‧‧球柵陣列
566‧‧‧底膠
570‧‧‧逆偏壓電壓源
574‧‧‧專用互連線/專用凸塊連接器
576‧‧‧金屬接點
圖1圖解說明根據本發明之原理建構之能夠被反向偏壓之一內插物之一實施例的一側視圖；圖2圖解說明一導電孔之一實施例的一透視圖；圖3圖解說明表示在應用根據本發明之原理之一逆偏壓電壓時，與導電路徑相關聯之相對電容的降低的一圖表；圖4圖解說明根據本發明之原理建構之一3D IC之一實施例的一截面圖；圖5圖解說明根據本發明之原理建構之一3D IC之另一實施例的一截面圖；圖6圖解說明根據本發明之原理建構之能夠被反向偏壓之一內插物之一實施例的一俯視圖；圖7圖解說明根據本發明之原理實行、降低與能夠被反向偏壓之一內插物之導電路徑相關聯之電容的一方法的一流程圖；及圖8圖解說明根據本發明之原理實行、製作能夠被反向偏壓之一內插物之一方法的一流程圖。
100‧‧‧內插物
110‧‧‧半導體基板/矽基板
120‧‧‧導電路徑
122‧‧‧導電材料
124‧‧‧氧化物層
128‧‧‧空乏區域
130‧‧‧導電路徑
132‧‧‧導電材料
134‧‧‧氧化物層
138‧‧‧空乏區域
140‧‧‧導電路徑
142‧‧‧導電材料
144‧‧‧氧化物層
148‧‧‧空乏區域
160‧‧‧歐姆接點區域
170‧‧‧第一主要表面
175‧‧‧第二主要表面
181‧‧‧金屬接點
182‧‧‧金屬接點
186‧‧‧金屬接點
187‧‧‧金屬接點

Claims (10)

  1. 一種能夠被反向偏壓之內插物，其包括：一半導體基板，其摻雜有一摻雜物；導電路徑，其等定位於該半導體基板內，並且經組態以提供通過其之電通路；及一歐姆接點區域，其定位於該半導體基板內，並且經組態以接收一逆偏壓電壓。
  2. 如請求項1之內插物，其中該歐姆接點區域具有高於該半導體基板之一摻雜物濃度的一摻雜物濃度。
  3. 如請求項1之內插物，其中該內插物包含多個歐姆接點區域。
  4. 如請求項3之內插物，其中該多個歐姆接點區域之每一者沿該內插物之一周邊定位。
  5. 如請求項1之內插物，其中該摻雜物係一P摻雜物，並且該逆偏壓電壓係一負逆偏壓電壓。
  6. 如請求項1之內插物，其中該摻雜物係一N摻雜物，並且該逆偏壓電壓係一正逆偏壓電壓。
  7. 如請求項1之內插物，其中該空乏區域係一部分空乏區域。
  8. 一種三維積體電路，其包括：一第一晶粒；一第二晶粒；及能夠被反向偏壓之一內插物，其定位於該第一晶粒與該第二晶粒之間，並且經組態以連接該第一晶粒至該第 二晶粒，該內插物包含：一半導體基板，其摻雜有一摻雜物；導電路徑，其等定位於該半導體基板內，並且經組態以提供通過該半導體之電通路，以連接該第一晶粒至該第二晶粒；及一歐姆接點區域，其定位於該半導體基板內，並且經調適以耦合至一逆偏壓電壓源。
  9. 如請求項8之三維積體電路，其中該內插物包含多個歐姆接點區域，其中該多個歐姆接點區域之每一者沿該內插物之一周邊定位，並且具有高於該半導體基板之一摻雜物濃度的一摻雜物濃度，該電路進一步包括一電接點以耦合該電壓源至該歐姆接點區域。
  10. 一種製作能夠被反向偏壓之一內插物的方法，其包括：提供一內插物之一經摻雜半導體基板，該經摻雜半導體基板包含至少一導電路徑；重摻雜該經摻雜半導體基板之一區域以形成一歐姆接點區域；及形成一金屬接點，其靠近與該歐姆接點區域電接觸之該經摻雜半導體基板的一表面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI712110B (zh) * 2015-12-26 2020-12-01 美國英特爾公司 傳導性基體嵌入式互連件

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