CN100342524C - 用于集成电路技术中的局部电阻元件的结构和方法 - Google Patents

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Abstract

一种用于形成具有优良ESD保护特性的半导体器件的方法和系统。电阻材料层淀积在至少触点柱上表面和下表面之一上的触点孔内。在优选实施例中，集总电阻具有在约1欧姆和10欧姆之间的电阻值，或在10和100欧姆之间的电阻值。电阻层的实施例包括溅射硅材料、隧道氧化物、隧道氮化物、硅注入氧化物、硅注入氮化物和非晶态多晶硅。本发明的实施例包括SRAM、双极晶体管，SOI横向二极管、MOSFET和SiGe晶体管。

Description

用于集成电路技术中的局部电阻元件的结构和方法
技术领域
本发明涉及半导体元件中的局部电阻元件，尤其涉及避免由于不需要的电事件(electrical events)造成的故障和错误。
背景技术
电阻的利用在半导体电路设计中很重要，以便隔开单个元件、电路、分支电路和功能设计模块。在单个元件中，电阻用于改善半导体电路的可靠性。包含电阻元件，是提供静电放电保护(ESD)和避免CMOS“闭锁(latchup)”、电过载(EOS)、热电子和其他软错误率(SER)事件的重要的可靠性机理。电阻还用于防止电路之间的寄生相互作用。随着电子元件与集成电路中的内部结构变得越来越小，通过电事件可以更容易地完全损坏或以其他方式损害电子元件。尤其是，许多集成电路非常容易由于静电放电而损坏，即使在既不可能看到也不可能感觉到的级别。静电放电(ESD)是在不同静电电势(电压)的物体之间由于直接接触或通过静电场感应造成的静电电荷的转移。静电放电，或ESD，已经成为电子工业的重要问题。器件失效不总是立即灾难性的。通常，器件仅稍稍削弱，但较少能承受正常的工作应力，因此，可能产生可靠性问题。所以，在器件中必须包括各种ESD保护电路，以保护各种电子元件。对于ESD保护电路来说，许多考虑是必须的。
闭锁已知是由于单独事件干扰(SEU)而发生，也称作软错误(SER)事件。单独事件干扰可包括核反应陆地辐射和宇宙射线事件，以及空间环境中的事件。宇宙射线粒子包括质子，和中子，伽马事件，以及进入地面大气中的许多粒子。放射性事件产生的陆地辐射，比如阿尔法粒子，以及其他放射性衰变辐射也可能导致半导体闭锁。
当pnpn结构经过负电阻区域从低电流/高电压状态过渡到高电流/低电压时出现闭锁(即形成S型I-V(电流/电压)特性)。闭锁通常理解为在pnpn结构内出现，或硅控制的整流器(SCR)结构内。有意义的是，这些pnpn结构可以有意地设计，或甚至无意地在结构之间形成。这样，闭锁状态可以在外围电路或内部电路内出现，在一个电路(电路内)内或多个电路之间(电路间)。
闭锁通常由交叉耦合的pnp和npn晶体管的等效电路引起。在基极区和集电极区交叉耦合的情况下，电流从一个器件流出，导致第二个启动(“正反馈”)。这些pnp和npn元件可以是其他电路元件(例如，P沟道MOSFET，N沟道MOSFET，电阻等)或实际的pnp和npn双极晶体管的任何扩散或注入区域。在CMOS中，pnpn结构可以形成有在n阱内的p扩散，和在p衬底上的n扩散(寄生的pnpn)；在这种情况下，阱和衬底区域固有地包括在区域之间的闭锁电流交换中。
闭锁可以由内部或外部刺激而启动。触发闭锁的条件是pnp和npn晶体管的电流增益、和发射极和基极区域之间的电阻的函数。这样固有地涉及阱和衬底区域。特定pnpn结构对闭锁的可能性或敏感性是间隔(例如，npn的基极宽度和pnp的基极宽度)、晶体管的电流增益、衬底电阻和间隔、阱电阻和间隔、以及隔离区域的函数。
静态随机存取存储单元或电路在半导体技术中广为所知。典型SRAM单元的示意图在图1中示出。该单元由交叉耦合的倒相器制成，每个倒相器具有下拉晶体管T1或T2，负载p1或p2，和一对传递晶体管(transfer transistor)T3，T4。T1的栅电极连接于T2的漏极，T2的栅电极连接于T1的漏极，从而提供触发器操作。负载器件p1，p2可以是损耗或增强晶体管或高值电阻。负载器件p1和p2分别连接于一侧的电源Vdd和驱动晶体管T1，T2的漏极。电阻负载p1，p2和电源Vdd的目的是抵消驱动和传递晶体管的漏极(节点N1和N2)处的电荷泄漏作用。传递晶体管T3，T4的栅极连接于字线8，且通过保持(asserting)字线8而切换为ON。传递晶体管的漏极/源极触点分别在节点N1，N2和位线5，6之间连接。
SRAM的操作是公知的。简言之，节点N1和N2的电荷(电压)表示单元的逻辑状态。例如，为在节点N1中写入数据“1”，位线5预充电至所需的电压，保持字线8。节点N1充电，并驱动N2至“无电荷”或低电荷状态。为读取单元，字线5和6预充电，且保持字线8。位线6经晶体管T4和T2放电，且瞬变现象被单元外部的感应放大器感知。
四晶体管(4T)型SRAM使用高值电阻作为其负载器件。4TSRAM的吸引力是与6T SRAM(使用代替负载器件的晶体管)相比减小单元尺寸的潜力。负载电阻的主要功能是供应足够的电流来补偿结泄漏，并保持节点中的电荷。对于在无污染条件下制造的场效应晶体管(FET)来说，结泄漏电流通常从毫微微安至微微安(10-15至10amps)，这是负载(p1，p2)的电源Vdd所需的最小电流。可接受的典型最大电阻值在102至1015欧姆范围内，假定Vdd为3至5伏。而电阻值受具有非常高的固有电阻的材料可用性和可用于电阻排布的单元面积的影响。此外，电阻材料和工艺应当与硅的制造兼容。
本征多晶硅，用于高值电阻的适当材料，可以在选择的厚度范围内使用，从而提供高达数百千兆欧姆的薄膜电阻，但它占用单元面积的较大部分。因为读取操作导致存储在节点N1和N2中的电荷产生临时局部变化，所以来自负载电源的更高电流可以恢复节点中的电荷，快速恢复到其“写入值”。这种恢复可以决定多快地重复读取数据。
当节点中的电荷偏离其最大值时，软敏感性(susceptibility)增加。在节点将充电至全电压时，来自电源的快速充电可以减小软错误的出现，所以，比电荷级别较低时更少敏感。这样，建议使用低值泄漏电阻。
然而，对于独立存储器来说，4T-SRAM的主要吸引力仍然是其小尺寸和低制造成本。研制高值电阻已经成为许多研究人员的目标，从而使高值电阻可以使用最小的芯片面积SRAM容易地集成到SRAM工艺中，该SRAM对软错误敏感。当离子辐射撞击Si衬底且产生自由电子和空穴时SRAM出现软错误。在电场下自由电子和空穴迁移至器件的不同部分，且可以改变存储单元的状态或干涉从单元读取数据。如果恢复软错误电离的电流供应过小，即大约每单元微微安，负载电阻SRAM可以比6T更敏感。然而，高负载电流的使用可能导致过多的功率消耗。所以，需要一种改进的高电阻SRAM，该SRAM需要稳定的低电流，与低电压兼容，占用非常小的空间，具有改善的软错误容许度，且具有低工艺复杂性。
在半导体芯片环境中，对于半导体元件的运输来说，通常ESD保护也很重要。在CMOS技术中ESD保护可以通过放置与MOSFET串联的镇流电阻而提供。此外，ESD保护通过在双极晶体管元件的发射极、基极或集电极中放置电阻元件而提供。ESD在外围电路很重要，比如发射和接收网络、系统时钟、锁相回路、电容器、去耦电容器和填充形状。
ESD事件可以产生于人体模型(HBM)事件，机器模型(MM)事件，充电器件模型(CDM)事件，和电缆放电事件。这些不同的事件具有不同的脉冲宽度和大小，导致不同的失效机理。ESD失效可以通过在MOSFET、双极晶体管，或二极管结构中放置电阻元件而避免。电阻元件在MOSFET中的放置可以放在源极、漏极或栅极区域，且分别受不同失效事件的影响。例如，MOSFET的栅极结构对CDM事件敏感。与漏极结构串联的电阻有助于HBM和MM事件。在双极晶体管中，与基极串联的电阻的放置是保护Si双极结晶体管(BJT)器件免受HBM和MM事件的关键。发射极中电阻的放置也改善了电和热稳定性。这些元件必须放置得不影响半导体芯片的射频(RF)特性。
例如，输入节点的ESD保护电路必须还支持本质DC、AC和射频模型能力，以便为模拟和RF电路共同设计ESD电路。随着高速数据速率发射、光学互连、无线和有线市场的增长，应用和需求的宽度更宽。每种类型的应用空间具有较宽范围的电源条件，独立电力领域数目，和电路性能目标。
产业上已经花费了许多努力来解决上述问题。现有技术的使电子器件免受损坏的SER和RF ESD解决方案的设计困难是电阻元件引入了电容性和电感性作用。它们还需要贵重的空间，导致电路设计效率降低。因此，希望在半导体结构中包括高质量的电阻性元件，不会影响电路的RF性能，而仍然提供ESD保护。希望在晶体管和类似栅极结构中包括高质量的电阻性元件，防止单个事件诱发闭锁，且没有降低空间效率或不利地影响电路阻抗、电容和寄生电阻行为。
发明内容
本发明提供了一种形成具有集总电阻的半导体器件的触点柱的方法，所述方法包含步骤：a.提供具有至少一个触点区域的衬底；b.在所述衬底上形成绝缘层，所述绝缘层与所述触点区域重叠且接触；c.在所述绝缘层中形成触点孔而露出所述触点区域；d.在所述触点孔中提供第一导电材料，而形成具有上表面和下表面的触点柱，所述下表面与所述触点区域呈电路连接；e.通过至少在所述触点柱上表面和触点柱下表面之一上的触点孔内布置电阻材料层而形成集总电阻；其中所述集总电阻与所述触点柱在所述半导体的触点区域和电节点之间呈电路串联连接；所述半导体器件是双极晶体管，集总电阻具有在1欧姆至10欧姆的电阻值，且所述集总电阻使所述双极晶体管的基极、发射极或集电极与所述触点柱电路串联连接。
本发明还提供了一种形成具有集总电阻的半导体器件的触点柱的方法，所述方法包含步骤：a.提供具有至少一个触点区域的衬底；b.在所述衬底上形成绝缘层，所述绝缘层与所述触点区域重叠且接触；c.在所述绝缘层中形成触点孔而露出所述触点区域；d.在所述触点孔中提供第一导电材料，而形成具有上表面和下表面的触点柱，所述下表面与所述触点区域呈电路连接；e.通过至少在所述触点柱上表面和触点柱下表面之一上的触点孔内布置电阻材料层而形成集总电阻；其中所述集总电阻与所述触点柱在所述半导体的触点区域和电节点之间呈电路串联连接；其中，形成集总电阻和触点柱的步骤包含在晶体管漏极结构内的触点孔中形成集总电阻和触点柱，还包含使集总电阻和触点柱与栅极电路串联连接的步骤，所述电阻具有在1欧姆和10欧姆之间的电阻值，其中所述漏极具有不等于源极复合电阻的复合电阻；其中，所述器件是MOSFET，所述集总电阻和触点柱形成第一局部电阻，还包含步骤：在栅极中的触点孔内形成第二集总电阻和触点柱，所述第二集总电阻具有大于10欧姆的电阻值；使第二集总电阻和第二触点柱与第一局部电阻电路串联连接。
本发明还提供了一种形成具有集总电阻的半导体器件的触点柱的方法，所述方法包含步骤：a.提供具有至少一个触点区域的衬底；b.在所述衬底上形成绝缘层，所述绝缘层与所述触点区域重叠且接触；c.在所述绝缘层中形成触点孔而露出所述触点区域；d.在所述触点孔中提供第一导电材料，而形成具有上表面和下表面的触点柱，所述下表面与所述触点区域呈电路连接；e.通过至少在所述触点柱上表面和触点柱下表面之一上的触点孔内布置电阻材料层而形成集总电阻；其中所述集总电阻与所述触点柱在所述半导体的触点区域和电节点之间呈电路串联连接；其中，所述器件是SiGe晶体管，其中触点孔在基极区域，还包含通过选择性地在基极区域放置多个集总电阻和触点柱结构调节流经晶体管的电流，从而改变有效基极电阻的步骤。
本发明还提供了一种具有有集总电阻的触点柱的半导体器件，包含：a.具有至少一个触点区域的衬底；b.在所述衬底上形成的绝缘层，所述绝缘层与所述触点区域重叠且接触；c.在所述绝缘层中形成的触点孔，从而露出所述触点区域；d.位于所述触点孔内的触点柱，所述触点柱具有上表面和下表面，所述下表面与所述触点区域呈电路连接；e.位于至少在所述触点柱上表面和触点柱下表面之一的触点孔内的集总电阻材料层，其中所述电阻材料层和所述触点柱形成局部电阻结构；其中所述局部电阻结构在所述半导体器件的触点区域和电节点之间呈电路串联连接；所述器件是双极晶体管，集总电阻具有在1欧姆至10欧姆的电阻值，且所述集总电阻使所述双极晶体管的基极、发射极或集电极与所述触点柱电路串联连接。
本发明还提供了一种具有有集总电阻的触点柱的半导体器件，包含：a.具有至少一个触点区域的衬底；b.在所述衬底上形成的绝缘层，所述绝缘层与所述触点区域重叠且接触；c.在所述绝缘层中形成的触点孔，从而露出所述触点区域；d.位于所述触点孔内的触点柱，所述触点柱具有上表面和下表面，所述下表面与所述触点区域呈电路连接；e.位于至少在所述触点柱上表面和触点柱下表面之一的触点孔内的集总电阻材料层，其中所述电阻材料层和所述触点柱形成局部电阻结构；其中所述局部电阻结构在所述半导体器件的触点区域和电节点之间呈电路串联连接；其中，局部电阻结构和触点孔在晶体管漏极结构内形成，所述局部电阻结构与栅极电路串联连接，所述电阻具有在1欧姆和10欧姆之间的电阻值，其中所述漏极具有不等于源极电阻的复合电阻；其中，所述器件是MOSFET，所述局部电阻结构形成第一局部电阻，还包含：位于栅极中的触点孔内的第二柱上的第二集总电阻，所述第二集总电阻具有大于10欧姆的电阻值；以及所述第二集总电阻和第二触点柱与第一局部电阻电路串联连接。
本发明还提供了一种具有有集总电阻的触点柱的半导体器件，包含：a.具有至少一个触点区域的衬底；b.在所述衬底上形成的绝缘层，所述绝缘层与所述触点区域重叠且接触；c.在所述绝缘层中形成的触点孔，从而露出所述触点区域；d.位于所述触点孔内的触点柱，所述触点柱具有上表面和下表面，所述下表面与所述触点区域呈电路连接；e.位于至少在所述触点柱上表面和触点柱下表面之一的触点孔内的集总电阻材料层，其中所述电阻材料层和所述触点柱形成局部电阻结构；其中所述局部电阻结构在所述半导体器件的触点区域和电节点之间呈电路串联连接；其中，所述器件是SiGe晶体管，其中触点孔在基极区域，多个集总电阻和触点柱结构相对于放在基极区域的其他触点结构放置，调节了流经晶体管的电流，从而改变有效基极电阻。
本发明提供了一种用于半导体电路ESD、CMOS“闭锁”、电过载(EOS)、热电子和软错误率(SER)事件保护的有效电阻设计的系统和方法。尤其是，本发明公开了一种与栅极结构串联放置的改进的局部电阻，以避免单个事件诱发的闭锁和数据丢失。本发明还提供了一种用于ESD保护的有效电阻设计的系统和方法，其中电阻值或组合电阻值根据晶体管的结构和所需要的ESD保护进行选择。
在一个实施例中，提供ESD镇流电阻，其中低值电阻通常与MOSFET源极或漏极结构串联放置，用于HBM事件。在另一实施例中，高值电阻与MOSFET栅极串联使用。在另一实施例中，双极晶体管中的镇流利用与Si BJT或SiGe异质结双极晶体管(HBT)器件的基极、发射极或集电极串联的低阻元件实现。
本发明提供了一种用于ESD保护的有效的低阻高Q电阻元件。本发明提供了一种用于CMOS和BiCMOS技术中的闭锁可靠性的有效低值电阻；以及一种用于CMOS和BiCMOS技术中的ESD可靠性的有效高值电阻电路。
附图说明
图1是现有技术的SRAM电路。
图2是现有技术的MOSFET晶体管结构的示图。
图3是具有本发明所述的局部镇流电阻的非对称MOSFET晶体管结构的示图。
图4是具有本发明所述的以交叉趾状组合进触点结构中的局部镇流电阻的非对称MOSFET晶体管结构的示图。
图5是具有本发明所述的以交叉趾状组合进触点结构和栅极电阻结构中的局部镇流电阻的绝缘体上硅(SOI)非对称MOSFET晶体管结构的示图。
图6是具有本发明所述的用于ESD的以交叉趾状组合进触点结构和栅极电阻结构、保护环结构中的局部镇流电阻的SOI非对称接地栅极MOSFET晶体管结构的示图。
图7是具有本发明所述的集成入栅极结构中的局部镇流电阻的非对称栅极接地MOSFET晶体管结构的示图。
图8是示出了本发明所述的接地栅极硅化物块MOSFET结构和局部电阻的原理图。
图9是示出了本发明所述的漏极镇流的硅化物块MOSFET结构的原理图。
图10是示出了本发明所述的硅锗(SiGe)HBT器件的布局图。
图11是示出了本发明所述的具有局部基极电阻元件的SiGe HBT器件的布局图。
图12是示出了本发明所述的具有局部发射极电阻元件的SiGeHBT器件的布局图。
图13是本发明所述的具有局部发射极电阻元件的SiGe HBT器件的原理图。
图14是本发明所述的具有集成入发射极结构中的局部电阻元件的SiGe HBT器件的剖面图。
图15是示出了本发明所述的具有局部基极电阻元件的SiGe HBT器件的原理图。
图16是本发明所述的具有集成入基极结构中的局部电阻元件的SiGe HBT器件的剖面图。
图17是本发明所述的具有集成入栅极结构中的局部集成电阻元件的SOI横向二极管结构的布局图。
图18是本发明所述的具有与栅极结构集成的局部集成电阻元件的SOI横向二极管结构的剖面图。
图19是本发明所述的具有与栅极结构集成的局部集成电阻元件的SOI横向二极管结构的布局示意图。
图20是示出了本发明所述的局部电阻位置的SRAM单元的顶视平面图。
图21是本发明所述的晶体管触点的块图。
图22a至22d示出了本发明所述的另一晶体管结构。
图23是本发明所述的SRAM的M1、硅电阻薄膜层和触点的界面的详细图。
图24是本发明的三个SRAM晶片实施例的4点电阻测量值的示图。
图25是作为图24的三个实施例所施加电压的函数的2点电阻测量值的示图。
图26是本发明所述的另一SRAM晶片的剖面图。
图27是本发明的三个SRAM晶片中每个晶片测试50个芯片的情况下的电阻测量值的示图。
图28是本发明的Si局部电阻薄膜的第一和第二实施例280和281呈现的电阻值的示图。
具体实施方式
现在参照图2，提供了一种标准现有技术的MOSFET晶体管结构的示图。MOSFET容易受ESD事件的损坏。ESD损坏明显出现在源极和漏极扩散以及栅极结构中。不均匀的电流收缩也导致提前失效。为了提供ESD和闭锁保护，MOSFET 200包含由较大的硅化物块掩模“OP”电阻结构210分隔的源极202、漏极204和栅极结构206。然而，为了将块状掩模电阻结构210装入现有技术的MOSFET 200中，下面的扩散区宽度必须扩大。所以，栅极206和漏极204的触点220之间的间隔212，栅极206和源极202的触点之间的间隔242必须相应地增大，以适应块状掩模电阻210的结构，从而产生导致附加电容和更大的面积、间隔、材料以及整个器件尺寸的低效。
图3是本发明所述的具有局部镇流电阻的非对称MOSFET晶体管结构300的示图。非对称在于漏极304的电阻不等于源极302的电阻。本发明的优点是非对称地添加局部电阻元件而在漏极结构304中产生电阻镇流作用，且不需要在源极侧302或OP块310上的对应电阻结构。通过电阻镇流，利用中等或低电阻结构，可以实现现有技术的高阻结构的RF ESD优点。因此，1至100欧姆的局部电阻结构可以实现等效于通过现有技术包含在结构中的兆欧姆大电阻的ESD益处。使用大约触点孔尺寸的小电阻减小了电容性和电感性作用。其他的方案比如扩散电阻或甚至导线互连是面积强势的，且由于电感和电容性作用导致较差的Q值。使用局部电阻320，实现了良好的ESD镇流，且没有RF降级作用。
图4是本发明所述的具有以交叉趾状组合进触点结构420中的另一非对称MOSFET晶体管结构400的示图。添加局部电阻元件422在漏极结构404中产生镇流作用。此时局部镇流电阻提供了令人满意的ESD和闭锁保护，不再需要硅化物块掩模结构。使用大约触点孔尺寸的小电阻422减小了电容和电感性作用。其他的方案比如扩散电阻或甚至导线互连是面积强势的，且由于电感和电容性作用导致较差的Q值。使用局部电阻422，实现了良好的ESD镇流，且没有RF降级作用。此外，通过选择触点444相对于电阻422的位置，可以补偿不均匀的热分布，实现改进的横向电流分布。
图5是本发明所述的具有以交叉趾状组合进触点结构502和504以及栅极电阻结构520中的局部镇流电阻的绝缘体上硅(SOI)非对称晶体管结构500的示图。添加局部电阻元件504在漏极结构510中产生镇流。使用大约触点孔尺寸的小电阻504减小了电容和电感性作用。其他的方案比如扩散电阻或甚至导线互连是面积强势的，且由于电感和电容性作用导致较差的Q值。使用局部电阻504，实现了良好的ESD镇流，且没有RF降级作用。在SOI技术中，只有SOI才有的失效机理出现在栅极520和漏极510，以及栅极520和源极530之间。因此，在SOI中，与栅极串联的高阻元件可以消除在高级SOI微处理器上观测到的电荷器件模型失效机理。
在图5中示出的本发明的重要优点是可以选择性地根据所需的电流调整将局部电阻放入特定数目的触点区域中。如图所示，三个局部电阻504放入漏极区域510的三个特定触点区域502中，与漏极触点504交替布置。这样，本发明能仅在源极-漏极结构的一侧引入不均匀的电阻。这样通过选择性地放置局部电阻504，能在漏极侧扩展电流，或优化电流。在高电流应用场合这是非常重要的，因为流经晶体管源极-漏极结构的电流不均匀。本发明能通过选择性地放置局部电阻504实现电流的调节。
至此所述的局部镇流电阻在晶体管漏极结构内的触点孔内形成。在本发明中可用于局部电阻的结构尺寸被局限于触点孔尺寸，它们的电阻值也必须受到这一物理限制的限制。通常，漏极触点孔的局部电阻值不能提供兆欧姆的数值，而在某些应用中可能需要。
图6是本发明所述的具有在漏极和栅极结构中的局部镇流电阻的非对称MOSFET晶体管结构600的示图。如上所述，添加局部电阻元件604在漏极结构610中产生镇流。使用大约为触点孔尺寸602的小电阻减小了电容和电感性作用。其他的方案比如扩散电阻或甚至导线互连是面积强势的，且由于电感和电容性作用导致较差的Q值。使用一或多个漏极触点局部电阻604，实现了良好的ESD镇流，且没有RF降级作用。本发明的另一优点是为栅极620添加了局部电阻650。该局部电阻650削减流经栅极结构620的电流，这样改善了栅极620的电流泄漏特性。与栅极620串联放置局部电阻650还改善了栅极结构620的阻抗，从而改善了MOSFET 600的ESD保护。
图7是具有在栅极结构720中镇流的局部电阻750的非对称接地栅极MOSFET晶体管结构700的原理图。在这种结构中，栅极700为OFF，且“绑定(tied)”于地线760。重要的是栅极720没有直接硬连线至地线，而是代之以通过放在栅极触点孔752中的局部电阻750“连接”于地线760。当栅极720以这种方式接地时，在栅极720和真正的源极730触点之间的阻抗仍然较大。现在栅极720结构可以对与漏极710的高阻和自然电容的RC响应相应的ESD脉冲作出响应。这样，当ESD事件出现时，栅极结构720将连接于输入源触点焊盘744。这一优点对该电路的ESD保护很重要。使用栅极局部电阻750，实现了良好的ESD镇流，而没有RF降级作用。
优选在栅极结构720中设置高阻元件750。使用漏极中的低阻触点电阻，和栅极结构中的高阻电阻，电流将没有限制地从源极流向漏极。此外，现在栅极结构可以对与漏极的高阻和自然电容的RC响应相关的ESD脉冲作出响应。这样，当ESD事件出现时，栅极结构将连接于输入焊盘。这一优点对该电路的ESD保护很重要。而且，在CDM事件中，电荷经源极630进入现有技术的MOSFET器件衬底中，且经过栅极，然后进入漏极，避开源极：在本发明的实施例中，与栅极720串联的局部电阻750提供的阻抗将避开电流路径。由于在触点孔752内放置电阻752，这些优点也具有尺寸经济性。
图8是示出了连接于地线810的接地栅极硅化物块MOSFET结构800的示意图。添加硅化物块掩模实现ESD镇流，需要面积，且增加由于源极和漏极电容造成的过载作用。这种技术将局部栅极电阻802集成入MOSFET中，但受到注入物的源极/漏极电阻值的限制。
图9是示出了本发明所述的硅化物块MOSFET结构和连接于地线910的局部电阻镇流元件的示意图。为了提供漏极作用，漏极电阻952与漏极910、源极930和具有局部栅极电阻950的栅极920结构串联使用。因为较高的电阻值可能具有不利影响，衰减器件的性能，所以对于这种应用，通常优选约10至约100欧姆的中等电阻值的局部电阻950。例如试图驱动与接收器串联的局部电阻950的10欧姆驱动器正寻找特定的阻抗，且中等范围的电阻将比通常在现有技术中发现的ESD结构的高范围电阻提供更优的性能。添加硅化物块掩模实现ESD镇流，需要面积，且增加由于源极和漏极电容造成的过载作用。这种标准技术将电阻集成入MOSFET中，但受到注入物的源极/漏极电阻值的限制。添加局部电阻不影响RF元件的Q，也不影响面积。通过提供两种方案，漏极和源极的电阻不依赖于MOSFET的源极漏极串联薄膜电阻。
图10是示出了典型现有技术的硅锗晶体管(SiGe)1000的布局图。触点1008在发射极1006、基极1004和集电极1002区域内形成。对于ESD保护问题，SiGe晶体管易于受到发射极1006、基极1004和集电极1002的失效机理而损坏。这种元件的共同弱点是基极1004-发射极1006的失效机理。失效也出现在集电极1002至发射极1006的界面处。
图11是示出了本发明所述的具有整合在基极1124内的选定触点区域1110内的局部电阻元件1102的SiGe晶体管1100的布局图。局部电阻元件1102提供避免基极1124-发射极1126的失效机理的ESD保护。SiGe HBT器件需要高频操作，且受电感和电容性电阻元件的影响。因此，限于所述器件的电阻1102不会增加电容或电感而具有优点。电阻1102改变了基极1104的有效基极电阻，从而提供ESD保护。此外，通过选择性地选择和在某些基极触点孔1110内放置电阻，而在其他基极触点孔1130内不放置电阻，本发明也可用于调节相对于电流为横向的基极中的横向电阻镇流问题。
图12是示出了本发明所述的具有整合入发射极触点1210内的局部发射极1202电阻元件1204的SiGe晶体管1200的布局图。触点区域1228在发射极1202、基极1206和集电极1216区域内形成。SiGe HBT器件需要高频操作，且受电感和电容性电阻元件的影响。这样，具有限于器件的电阻并没有增加电容或电感而具有优点。发射极电阻1204可以提供ESD保护，以及可以用于调节相对于电流为横向的基极1206中的横向电阻镇流问题。发射极镇流提供了电和热稳定性。
由于负载作用和频率响应，在发射极电阻1204中低电阻值是优选的，以便使性能影响最小化。这样，“高Q”元件是优选的。结合使用局部电阻1204将没有寄生电阻、电导或电容。制成硅材料形成的电阻通常产生硅电容、电感或空间问题。所以，用于SiGe结构的本发明的重要优点是在触点孔内提供较小的、紧凑的电阻元件的能力，其中所述电阻元件没有Si结构元件制成的电阻元件的固有缺点，比如图2中的大硅化物块掩模“OP”电阻结构210。大约1至10欧姆的发射极局部电阻1204的电阻值将提供良好的发射极镇流作用。有限的电阻值还提供了超出现有技术的器件电阻结构的热和电稳定性。
图13是示出了SiGe晶体管的局部发射极电阻电路1300的原理图。SiGe晶体管1304和局部发射极电阻元件1310集成入输出级方案1320中，这样导致性能改善，且比使用外部电阻的现有技术结构(未示出)节省约30％的面积。SiGe HBT器件需要高频操作，且受电感和电容性电阻元件的影响。这样，具有限于器件的电阻1310没有增加电容或电感而具有优点。发射极电阻1310可以提供ESD保护，以及可以用于调节相对于电流为横向的基极中的横向电阻镇流问题。发射极镇流提供了电和热稳定性。低电阻值是优选的，以便使性能影响最小化。大约1至10欧姆的发射极局部电阻1204的电阻值将提供良好的发射极镇流作用。
图14是本发明所述的具有集成入发射极结构1420触点孔1412中的局部电阻元件1410的SiGe晶体管1400的剖面图。发射极区域1421伸入导触点孔1412中；孔1412形成为电解质衬底材料1415上的开口。导电金属层1411位于电解质衬底1415上方，导电元件1413形成金属层1411和局部电阻1410之间的结构和电路连接。发射极电阻1410可以提供ESD保护，以及可用于调节相对于电流横向的基极1422中的横向电阻镇流问题。所述器件包括外部电阻元件1432，和内部电阻元件1426和电阻连接结构1428。还示出了STI区域1430和P+区域1424部分。发射极镇流提供了电和热稳定性。低电阻值是使性能影响最小化所需要的。大约1至10欧姆的电阻值将提供良好的发射极镇流。因此，这种结构改善了用于在45、90、200和300千兆赫的速度下运行的晶体管的性能。
图15是具有基极电阻元件1510的SiGe晶体管1500的原理图，其中基极1516连接于地线1520。SiGe晶体管的弱点是基极-发射极失效机理。SiGe HBT器件需要高频操作，且受电感和电容性电阻元件的影响。这样，具有限于所述器件的电阻1510不增加电容或电感而具有优点，且比外部电阻结构(未示出)节省约20％的面积。基极电阻1510可以提供ESD保护，以及可以用于调节相对于电流为横向的基极中的横向电阻镇流问题
图16是本发明所述的具有集成入两个平行的基极结构1620中的局部电阻元件1610的SiGe晶体管电路1600的剖面图。N-集电极1630与P+区域1636和STI区域1634邻接，且在N+基座1638和N++子集电极1640上方。N+发射极1632位于集电极1630上方。基极凸起1620、导电元件1646和局部电阻1610位于触点孔1645内；孔1645形成为电介质衬底材料1644中的开口。导电元件1646形成金属层1642和局部电阻1610之间的结构和电路连接。SiGe晶体管的弱点是基极1620-发射极1632失效机理。SiGe HBT器件需要高频操作，且受电感和电容性电阻元件的影响。这样，具有限于所述器件的电阻不增加电容或电感而具有优点。基极电阻1610可以提供ESD保护，以及可以用于调节相对于电流为横向的基极1620中的横向电阻镇流问题。电路1600可以接地，或者可以是输入电路而无需接地。
图17是本发明所述的具有集成入栅极结构1720中的局部集成电阻元件1710的绝缘体上硅(SOI)横向二极管电路1700的布局图。在SOI技术中，横向元件用于ESD保护。SOI横向二极管1700与晶体管结构不同。一侧是“PFET型”结构1730，另一侧是“NFET型”结构1740。掩模1750落在中间，栅极1720“P掺杂”在一侧1722，“N掺杂”在另一侧1724。这样，横向二极管1700没有象晶体管那样限定npn或pnp结构。而是，它可以是p+p-n+或p+p-n-器件，取决于栅极1720的掺杂。使用阳极1730、阴极1740或栅极1720区域的局部电阻元件1702可以在ESD事件中避免失效。在现有技术中的CDM失效通常经由栅极结构1720出现，从栅极到源极和从栅极到漏极。为栅极结构1720添加电阻1710避免了栅极结构由于HBM、MM和CDM事件造成的电过载。在接收器网络中，出现的SOI失效经过晶体管，导致失效。在触点孔中具有局部电阻结构1702和1710避免了SOI微处理器中的ESD失效。
图18是本发明所述的具有集成在栅极结构1810内的局部集成电阻元件1802的SOI横向二极管结构1800的剖面图。器件1800是具有突变结的Lubistor。在栅极结构1810周围设有N+阴极1840和P+阳极1830。栅极结构1810包括掩模1817，其一侧是N+-掺杂区域1811，另一侧是P+掺杂区域1813，这些结构位于N-区域1815上方。还设有STI区域1812、埋入的氧化物层1814和P-/P+衬底1816。导电金属层1822在电路中与局部电阻1802连接。虽然该实施例示出了在阳极1830、阴极1840和栅极1810区域内的局部电阻元件1802，但局部电阻可以仅位于这些区域1830、1840和1810之一或多个区域内。使用在阳极1830、阴极1840或栅极1810区域内的局部电阻元件1802还避免了ESD事件中的失效。CDM失效经栅极结构1720，从栅极到源极和从栅极到漏极。为栅极结构1810添加电阻1802避免了栅极结构1810由于HBM、MM和CDM事件造成的电过载。在接收器网络中，出现的SOI失效经过晶体管，导致失效。在触点孔中具有局部电阻结构1802避免了SOI微处理器中的ESD失效。这种元件对于在SOI技术中成功很重要。
图19是本发明所述的SOI横向二极管电路1900的布局原理图。具有栅极结构1920的多晶硅约束二极管1904平行于局部集成电阻元件1902。使用在栅极区域1920内的局部电阻元件1902可以避免ESD事件中的失效。CDM失效经由栅极结构，从栅极到源极和从栅极到漏极。为栅极结构添加电阻1902避免了栅极结构由于HBM、MM和CDM事件造成的电过载。在接收器网络中，出现的SOI失效经过晶体管，导致失效。在触点孔中具有局部电阻结构避免了SOI微处理器中的ESD失效。
重要的是本发明公开了局部电阻元件的使用，该元件保持较高的Q因数和电阻，足以驱动电流流经电路，从而在电路使用时能使用电流流经的电路，并在电路不使用时停止电流流经电路，而免受闭锁、HBM、MM和CDM事件的影响。如上所述，通过与SiGe晶体管集成，本发明可用于SOI和CMOS应用中，以及MOSFET电路。
对于避免SRAM应用中的软错误闭锁干扰，如上所述，希望在交叉耦合结构的路径中插入电阻。而且优选这么作，且没有增加单元的尺寸。图20示出了典型的SRAM单元布局，示出了节点2002和2004的位置，以及本发明所述的局部电阻2003和2005的建议位置。
图21是示出了本发明所述的局部电阻薄膜的优选位置2106和2108的WCA晶体管触点2104的块图。多晶硅栅极节点2112位于氧化物2116、pFET2122和nFET2124区域上方。通过在交叉耦合节点区域2101内的M1金属层2110和多晶硅栅极节点2112之间添加电阻薄膜2130，在触点-M1界面2106或触点-多晶硅栅极界面2108处，并将电阻薄膜2130的宽度限制在触点通孔2120的宽度，这样可以添加局部电阻2130，而没有增加单元尺寸。
局部电阻元件2130的实际尺寸和对准对本发明很关键，因为形成的触点2104-电阻薄膜2130电路的电特性将由触点2104的材料性能、面积和尺寸确定。优选的是局部电阻薄膜2130是绝缘或半绝缘材料。适当的材料包括隧道氧化物或氮化物，硅注入的氧化物或氮化物。大致数值和电阻由SER抗扰性和器件2101的写入速度和功能性确定。通常，低电阻偏移不是本发明的问题。实际上，一些单元可能对SER更敏感。
在本发明的一个实施例中，晶体管结构如下形成。所有的晶体管结构以典型的现有技术方式定义和形成，直到且包括触点填充和抛光。这样本发明所述的局部电阻薄膜淀积在触点上。适当的薄膜可以是非晶态多晶硅，0.1微米厚，100O-cm。施加掩模，且除了相关触点外从所有触点上去除电阻薄膜。然后进行正常的加工，直到标准的M1蚀刻，其中M1蚀刻停止在薄膜上。然后再次进行正常加工。
在本发明的另一实施例中，晶体管器件通过典型的现有技术工艺步骤定义，直到淀积阻挡层氮化物薄膜的步骤。然后淀积电阻薄膜：然后照常继续加工，直到“触点蚀刻”步骤。所有触点蚀刻穿过阻挡层氮化物，蚀刻停止在新的电阻薄膜上。进行掩模和蚀刻步骤，其中除了相关的触点外从所有触点上蚀刻掉电阻薄膜。然后再次进行正常的器件加工。
在本发明的另一实施例中，晶体管器件再次以典型的现有技术方式定义，直到M1绝缘体淀积步骤。为形成电阻触点，定义M1槽。电阻薄膜，比如非晶态多晶硅，0.1微米厚，100O-cm，淀积在定义的槽内。然后定义额外需要的M1槽，且进行典型的器件加工步骤，直到完成器件的制造。
上述实施例提供了高电阻的局部电阻-触点结构，而没有改变单元尺寸。本发明还公开了使用工艺和材料的方法和结构，且与铜集成方案兼容。
图22a至22d示出了本发明所述的另一晶体管结构。图22a示出了制造至M1蚀刻步骤的普通晶体管结构2200，其中触点2210在通孔2212内形成。电介质衬底2214在结构2200的上表面2215上形成，且通孔2216在触点2210上方形成。
在图22b中，硅层2220溅射淀积在暴露的电介质衬底表面2217上和触点2210的上表面2219上。图22c示出了处理硅层2220的步骤2230，比如臭氧工艺或空气暴露工艺。为了使得在接触金属阻挡层(TaN/Ta)时的氧化物消耗最小化，优选在硅层2220上淀积第二硅层(未示出)，并以类似的方式处理。然后，以现有的步骤对结构2200进行剩余的M1蚀刻；完成衬里晶种、镀敷和CMP。如图22d所示的所形成的结构提供了本发明所述的通过SRAM单元2260的节点2250上的触点2240和硅电阻薄膜层2221形成的高电阻触点结构，避免SER。
图23是本发明所述的SRAM 2260的M12240、硅电阻薄膜层2221和触点2210的界面2265的详细图。
图24和25提供了本发明的三个SRAM晶片实施例的行为的示图：“示例1”2402、“示例2”2406和“示例3”2410。示例1是SRAM晶片，其中包含200埃(A)的Si的第一电阻层在第一化学气相淀积步骤中溅射淀积在包括触点柱的上表面上。然后溅射工具设备允许空气在最小氧化第二步骤中对任何位置进行“瞬时空气暴露停顿”，持续约1分钟至10分钟，其中Si层与空气反应而形成氮化硅化合物层。在第三步骤中，溅射工具在氮化硅化合物层上放置另一200A的Si层。这样示例1提供了Si/SixNyOz局部电阻层结构，其中x，y和z是原子数。
示例2和示例3是两个其他的SRAM晶片，其中包含200A Si的第一电阻层在第一化学气相淀积步骤中溅射淀积在包括触点柱的上表面上。然后，在最小氧化第二步骤中使用臭氧。臭氧比空气更易反应，比空气优选，从而可以改进氧化性气流的控制和生成的氧化层的薄膜厚度。因此，氧化性气体暴露时间通常比示例1的工艺中的空气暴露所需的时间更短，其中臭氧气体暴露时间优选大约数秒或单位数分钟。Si层与臭氧反应，而形成二氧化硅化合物层。在一个实施例中，所形成的SixOy层具有约180A的厚度，其中x和y是原子数。在第三步骤中，溅射工具在氮化硅化合物层上放置另一200A的Si层。这样，示例2和示例3提供了Si/SixOy局部电阻层结构。
对于每一示例1 2402、示例2 2406和示例3 2410来说，图24示出了在1μA下的4点隔离的CA测量值，图25示出了作为电压的函数的2点中间隔离的CA电阻。
图26是本发明所述的另一SRAM晶片的剖面图。铜M1层2602形成具有经过局部电阻Si薄膜层2610的触点2606的电路，其中铜层2602和局部电阻2610在silk材料2604内的空位2605中形成。触点2606在bpsg材料2612中形成。图27绘出了在三个不同示例上每个晶片测试50个芯片的情况下的电阻层1610的两个实施例的电阻行为。对于典型的现有技术的记录工艺(process-of-record)(POR)结构2702，其中现有技术的M1-触点结构没有电阻层，电阻值2703都小于5欧姆。对于本发明所述的包括35A厚的Si层2610的M1-触点结构，电阻值2705表现为50欧姆或更小，从而提供在上述发明的某些实施例中优选的中等电阻的局部电阻结构。对于包括50A厚的Si层2610的M1-触点结构2706，电阻值2707表现为约100至约500欧姆，这样提供在上述发明的某些实施例中优选的更高范围的中等电阻的局部电阻结构。
图28示出了分别由本发明所述的Si局部电阻薄膜的第一和第二实施例2802和2810呈现的电阻值，其中实施例2810通过用于形成实施例2802的工艺形成，其中附加的步骤是包括硼掺杂。如图中表现的，硼掺杂工艺步骤减小了电阻值；然而，所形成的局部电阻结构的值的范围很大。这样，实施例2810可以是优选的，其中某些触点柱而不是全部的触点柱需要低电阻，尤其是横向镇流问题更喜欢与局部电阻薄膜相结合的在触点柱之中的不均匀电阻分配的情况。虽然已经根据单个优选实施例描述了本发明，但对于本领域的技术人员来说可以作出多种替代和改进，而没有脱离本发明。因此，本发明旨在包含落入所附权利要求范围内的所有替代例。

Claims (28)

1.一种形成具有集总电阻的半导体器件的触点柱的方法，所述方法包含步骤：
a.提供具有至少一个触点区域的衬底；
b.在所述衬底上形成绝缘层，所述绝缘层与所述触点区域重叠且接触；
c.在所述绝缘层中形成触点孔而露出所述触点区域；
d.在所述触点孔中提供第一导电材料，而形成具有上表面和下表面的触点柱，所述下表面与所述触点区域呈电路连接；
e.通过至少在所述触点柱上表面和触点柱下表面之一上的触点孔内布置电阻材料层而形成集总电阻；
其中所述集总电阻与所述触点柱在所述半导体的触点区域和电节点之间呈电路串联连接；所述半导体器件是双极晶体管，集总电阻具有在1欧姆至10欧姆的电阻值，且所述集总电阻使所述双极晶体管的基极、发射极或集电极与所述触点柱电路串联连接。
2.如权利要求1所述的方法，其特征在于所述电阻材料层是从包括厚度为0.1微米的溅射硅材料、隧道氧化物、隧道氮化物、硅注入氧化物、硅注入氮化物和非晶态多晶硅的薄膜构成的组中选择的。
3.如权利要求1所述的方法，其特征在于所述双极晶体管是绝缘体上硅横向二极管，所述集总电阻和触点柱形成至少阳极、阴极或栅极之一中的局部电阻元件。
4.如权利要求1所述的方法，其特征在于还包含设置与局部电阻元件呈并联电路连接的栅极结构的步骤。
5.一种形成具有集总电阻的半导体器件的触点柱的方法，所述方法包含步骤：
a.提供具有至少一个触点区域的衬底；
b.在所述衬底上形成绝缘层，所述绝缘层与所述触点区域重叠且接触；
c.在所述绝缘层中形成触点孔而露出所述触点区域；
d.在所述触点孔中提供第一导电材料，而形成具有上表面和下表面的触点柱，所述下表面与所述触点区域呈电路连接；
e.通过至少在所述触点柱上表面和触点柱下表面之一上的触点孔内布置电阻材料层而形成集总电阻；
其中所述集总电阻与所述触点柱在所述半导体的触点区域和电节点之间呈电路串联连接；
其中，形成集总电阻和触点柱的步骤包含在晶体管漏极结构内的触点孔中形成集总电阻和触点柱，还包含使集总电阻和触点柱与栅极电路串联连接的步骤，所述电阻具有在1欧姆和10欧姆之间的电阻值，其中所述漏极具有不等于源极复合电阻的复合电阻；
其中，所述器件是MOSFET，所述集总电阻和触点柱形成第一局部电阻，还包含步骤：
在栅极中的触点孔内形成第二集总电阻和触点柱，所述第二集总电阻具有大于10欧姆的电阻值；
使第二集总电阻和第二触点柱与第一局部电阻电路串联连接。
6.如权利要求5所述的方法，其特征在于还包含通过第二集总电阻连接栅极和地线的步骤。
7.如权利要求5所述的方法，其特征在于所述器件是MOSFET，还包含通过选择性地在漏极上放置多个集总电阻和触点柱调节流经MOSFET的电流的步骤。
8.如权利要求7所述的方法，其特征在于调节电流的步骤包含在MOSFET的漏极侧上形成多个触点的步骤；
形成集总电阻和触点柱的步骤包含在交叉趾状图案的多个触点形成的组中的每一个触点内形成集总电阻和触点柱结构，所述图案包含触点和集总电阻以及触点柱结构的交替分布。
9.一种形成具有集总电阻的半导体器件的触点柱的方法，所述方法包含步骤：
a.提供具有至少一个触点区域的衬底；
b.在所述衬底上形成绝缘层，所述绝缘层与所述触点区域重叠且接触；
c.在所述绝缘层中形成触点孔而露出所述触点区域；
d.在所述触点孔中提供第一导电材料，而形成具有上表面和下表面的触点柱，所述下表面与所述触点区域呈电路连接；
e.通过至少在所述触点柱上表面和触点柱下表面之一上的触点孔内布置电阻材料层而形成集总电阻；
其中所述集总电阻与所述触点柱在所述半导体的触点区域和电节点之间呈电路串联连接；
其中，所述器件是SiGe晶体管，其中触点孔在基极区域，还包含通过选择性地在基极区域放置多个集总电阻和触点柱结构调节流经晶体管的电流，从而改变有效基极电阻的步骤。
10.如权利要求9所述的方法，其特征在于所述集总电阻具有从1欧姆至10欧姆的电阻值。
11.如权利要求9所述的方法，其特征在于调节电流的步骤包含在基极区域形成多个触点的步骤；
形成集总电阻和触点柱的步骤包含在交叉趾状图案的多个触点形成的组中的每一个触点内形成集总电阻和触点柱结构，所述图案包含触点和集总电阻以及触点柱结构的交替分布。
12.如权利要求9所述的方法，其特征在于还包含通过选择性地在发射极上方放置多个集总电阻和触点柱调节流经晶体管的电流的步骤。
13.如权利要求12所述的方法，其特征在于调节电流的步骤包含在发射极上方形成多个触点的步骤；
形成集总电阻和触点柱的步骤包含在交叉趾状图案的多个触点形成的组中的每一个触点内形成集总电阻和触点柱结构，所述图案包含触点和集总电阻以及触点柱结构的交替分布。
14.一种具有有集总电阻的触点柱的半导体器件，包含：
a.具有至少一个触点区域的衬底；
b.在所述衬底上形成的绝缘层，所述绝缘层与所述触点区域重叠且接触；
c.在所述绝缘层中形成的触点孔，从而露出所述触点区域；
d.位于所述触点孔内的触点柱，所述触点柱具有上表面和下表面，所述下表面与所述触点区域呈电路连接；
e.位于至少在所述触点柱上表面和触点柱下表面之一的触点孔内的集总电阻材料层，其中所述电阻材料层和所述触点柱形成局部电阻结构；
其中所述局部电阻结构在所述半导体器件的触点区域和电节点之间呈电路串联连接；所述器件是双极晶体管，集总电阻具有在1欧姆至10欧姆的电阻值，且所述集总电阻使所述双极晶体管的基极、发射极或集电极与所述触点柱电路串联连接。
15.如权利要求14所述的半导体器件，其特征在于所述电阻材料层是从包括厚度0.1微米的溅射硅材料、隧道氧化物、隧道氮化物、硅注入氧化物、硅注入氮化物和非晶态多晶硅构成的组中选择的。
16.如权利要求14所述的半导体器件，其特征在于所述双极晶体管是绝缘体上硅横向二极管，所述集总电阻和触点柱形成至少阳极、阴极或栅极之一中的局部电阻元件。
17.如权利要求14所述的半导体器件，其特征在于栅极结构与局部电阻元件呈并联电路连接。
18.一种具有有集总电阻的触点柱的半导体器件，包含：
a.具有至少一个触点区域的衬底；
b.在所述衬底上形成的绝缘层，所述绝缘层与所述触点区域重叠且接触；
c.在所述绝缘层中形成的触点孔，从而露出所述触点区域；
d.位于所述触点孔内的触点柱，所述触点柱具有上表面和下表面，所述下表面与所述触点区域呈电路连接；
e.位于至少在所述触点柱上表面和触点柱下表面之一的触点孔内的集总电阻材料层，其中所述电阻材料层和所述触点柱形成局部电阻结构；
其中所述局部电阻结构在所述半导体器件的触点区域和电节点之间呈电路串联连接；
其中，局部电阻结构和触点孔在晶体管漏极结构内形成，所述局部电阻结构与栅极电路串联连接，所述电阻具有在1欧姆和10欧姆之间的电阻值，其中所述漏极具有不等于源极电阻的复合电阻；
其中，所述器件是MOSFET，所述局部电阻结构形成第一局部电阻，还包含：
位于栅极中的触点孔内的第二柱上的第二集总电阻，所述第二集总电阻具有大于10欧姆的电阻值；以及
所述第二集总电阻和第二触点柱与第一局部电阻电路串联连接。
19.如权利要求18所述的半导体器件，其特征在于所述栅极通过第二集总电阻连接地线。
20.如权利要求18所述的半导体器件，其特征在于所述器件是MOSFET，其中多个集总电阻和触点柱结构相对于漏极内放置的其他触点结构放置，调节流经MOSFET的电流。
21.如权利要求20所述的半导体器件，其特征在于多个局部电阻结构以交叉趾状图案相对于其他触点结构位于漏极内，所述图案包含其他触点和局部电阻结构的交替分布。
22.一种具有有集总电阻的触点柱的半导体器件，包含：
a.具有至少一个触点区域的衬底；
b.在所述衬底上形成的绝缘层，所述绝缘层与所述触点区域重叠且接触；
c.在所述绝缘层中形成的触点孔，从而露出所述触点区域；
d.位于所述触点孔内的触点柱，所述触点柱具有上表面和下表面，所述下表面与所述触点区域呈电路连接；
e.位于至少在所述触点柱上表面和触点柱下表面之一的触点孔内的集总电阻材料层，其中所述电阻材料层和所述触点柱形成局部电阻结构；
其中所述局部电阻结构在所述半导体器件的触点区域和电节点之间呈电路串联连接；
其中，所述器件是SiGe晶体管，其中触点孔在基极区域，多个集总电阻和触点柱结构相对于放在基极区域的其他触点结构放置，调节了流经晶体管的电流，从而改变有效基极电阻。
23.如权利要求22所述的半导体器件，其特征在于所述集总电阻具有从1欧姆至10欧姆的电阻值。
24.如权利要求23所述的半导体器件，其特征在于多个局部电阻结构以交叉趾状图案相对于其他触点结构位于漏极内，所述图案包含其他触点和局部电阻结构的交替分布。
25.如权利要求22所述的半导体器件，其特征在于所述器件是SiGe晶体管，其中触点孔在发射极上方。
26.如权利要求25所述的半导体器件，其特征在于集总电阻具有从1欧姆至10欧姆的电阻值。
27.如权利要求26所述的半导体器件，其特征在于流经晶体管的电流通过选择性地在发射极上方放置多个局部电阻结构进行调节。
28.如权利要求27所述的半导体器件，其特征在于还包含在发射极上方的多个触点，其中形成多个局部电阻结构，分别在交叉趾状图案的多个触点形成的组中的每一个内，所述图案包含触点和局部电阻结构的交替分布。
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