CN104752406B - 一种硅通孔的测试结构 - Google Patents

Abstract

本发明涉及一种硅通孔的测试结构，包括：半导体衬底；硅通孔，部分嵌于所述半导体衬底内；导电材料层，位于所述半导体衬底上方、所述硅通孔的外侧并与所述硅通孔相连接；其中，所述硅通孔以及所述导电材料层构成电容测试结构。本发明提供了一种晶圆可接受测试（WAT）的测试结构，用硅通孔，硅通孔隔离层以及多晶硅来形成电容结构，通过测试该电容结构的电容值和电容的漏电，来（1）推算TSV隔离层的电性厚度，（2）测试TSV的漏电流大小。所述测试结构不仅有助于侦测TSV隔离层的隔绝能力，而且可以帮助出现问题时的PFA（物理失效分析）定位。

Description

一种硅通孔的测试结构

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种硅通孔的测试结构。

背景技术

在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版上集成多个不同功能的芯片，因而出现了3D集成电路（integrated circuit，IC）技术，3D集成电路（integrated circuit，IC）被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的的芯片通过金属线互联，但是上述方式仍然存在很多不足，比如堆叠芯片数量较多，而且芯片之间的连接关系比较复杂，那么就会需要利用多条金属线，最终的布线方式比较混乱，而且也会导致体积增加。

因此，目前在所述3D集成电路（integrated circuit，IC）技术中大都采用硅通孔（Through Silicon Via，TSV），硅通孔是一种穿透硅晶圆或芯片的垂直互连，TSV可堆栈多片芯片，在芯片钻出小洞（制程又可分为先钻孔及后钻孔两种,Via Fist,Via Last），从底部填充入金属，硅晶圆上以蚀刻或雷射方式钻孔（via），再以导电材料如铜、多晶硅、钨等物质填满。从而实现不同硅片之间的互联。

在半导体器件中由于不同叠层之间通过硅通孔（Through Silicon Via，TSV）实现互联，使得3D集成电路不断发展，而且器件尺寸不断缩小，但是仍然存在一些问题，例如通常在对器件测试以后或者在应用较长时间以后，在所述硅通孔处或者附近会引起退化（degradation）或者无效（void）造成接触不良、不能有效地电连接，影响器件的性能，最终导致器件失效。硅通孔TSV对于3D-IC的发展至关重要，TSV和衬底之间的漏电是表征TSV性能的一个重要方面。

晶圆可接受测试（WAT）是衡量芯片制造过程中各工艺步骤正常与否的最基本检测手段。常见的测试结构如图1a-1b所示，其中，图1a为所述硅通孔测试结构的俯视图，图1b为硅通孔测试结构的剖面图，如图1a和1b所示，其中所述硅通孔（TSV）103通孔从层间介电层（ILD）贯穿至有源区（AA）106中，接触孔（CT）105站立在浅沟槽隔离结构（STI）101上包围硅通孔（TSV）103。其中，所述接触孔（CT）105通过第一金属连接端102连接所述测试焊盘（pad）的一端，其中所述硅通孔（TSV）103通过第二金属连接端104连接所述测试焊盘（pad）的另一端，通过所述测试焊盘（pad），测量二者之间的电流量来判断TSV的漏电。

现有技术中虽然具有硅通孔的测试结构，但是硅通孔作为较新的工艺，利用传统的测试结构难免不容易检测到一些问题。需要设计新的测试结构和测试图案来更好的检测硅通孔的性能。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种硅通孔的测试结构，包括：

半导体衬底；

硅通孔，部分嵌于所述半导体衬底内；

导电材料层，位于所述半导体衬底上方、所述硅通孔的外侧并与所述硅通孔相连接；

其中，所述硅通孔以及所述导电材料层构成电容测试结构。

作为优选，所述导电材料层呈环形结构，环绕设置于所述硅通孔的四周。

作为优选，所述导电材料层呈相互隔离的条状结构，均匀分散设置于所述硅通孔的四周。

作为优选，所述导电材料层包括至少两个隔离的条状结构，相对于所述硅通孔呈中心对称状设置。

作为优选，每个所述条状结构的导电材料层均与彼此独立的测试焊盘相连接。

作为优选，所述测试结构还包括至少两个测试焊盘，以分别连接所述硅通孔和所述导电材料层。

作为优选，所述硅通孔包括位于中心的导电层和环绕包围所述导电层的隔离层。

作为优选，所述测试结构还包括层间介电层，所述层间介电层位于所述导电材料层的上方，环绕设置于所述硅通孔的四周。

作为优选，所述测试结构还包括连接通孔，所述测试焊盘通过所述连接通孔与所述导电材料层电连接。

作为优选，所述连接通孔设置于所述层间介电层中。

作为优选，所述测试结构包括多个所述硅通孔，以形成串联或并联电容结构，以对串联或并联电容进行测试。

本发明提供了一种晶圆可接受测试（WAT）的测试结构，用硅通孔，硅通孔隔离层以及多晶硅来形成电容结构，通过测试该电容结构的电容值和电容的漏电，来（1）推算TSV隔离层的电性厚度，（2）测试TSV的漏电流大小。所述测试结构不仅有助于侦测TSV隔离层的隔绝能力，而且可以帮助出现问题时的PFA定位。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1a-1b为现有技术中硅通孔测试结构的俯视图以及剖面图；

图2a-2b为本发明的一具体地实施方式中硅通孔测试结构的俯视图以及剖面图；

图3为本发明一优选实施方式中所述硅通孔测试结构的俯视图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述硅通孔结构。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

本发明为了解决目前半导体器件硅通孔制备过程中存在的问题，提供了一种硅通孔的测试结构，包括：

半导体衬底；

硅通孔，部分嵌于所述半导体衬底内；

导电材料层，位于所述半导体衬底上方、所述硅通孔的外侧并与所述硅通孔电连接；

其中，所述硅通孔以及所述导电材料层形成电容测试结构。

作为优选，所述测试结构还包括测试焊盘，以分别连接所述硅通孔和所述导电材料层，在所述结构中，通过所述测试焊盘测量所述导电材料层、所述硅通孔形成电容器的电容值以及电容的漏电，通过所述电容值以及电容的漏电来推算所述隔离层的电性厚度或所述硅通孔的漏电流的大小。

在本发明中，所述硅通孔中的导电层作为电容器的一个极板，所述硅通孔中的隔离层完全包裹所述硅通孔的导电层的四周以及底部，形成电容器的电容介电质，所述导电材料层位于所述隔离层的外侧，作为所述电容器的另一个极板。

其中，所述半导体材料设置方法有多种，所述导电材料层可以呈环状结构，在横向上完全包围所述硅通孔的四周，形成一个环形电容器；所述导电材料层优选多晶硅，所述导电材料层将硅通孔TSV完全包围，TSV位于多晶硅图形的中心。

在该电容器中，所测电容值公式为C=εS/d，S为电极板面积，在该情况下为所述导电材料层的厚度与TSV通孔周长的乘积；d为电容器介电质层的厚度，此处介电质层厚度为TSV隔离层（优选为TEOS）的平均厚度；ε为TSV隔离层（TEOS）介电常数，测量所述电容器的电容值，并可以根据测得的电容大小直接反映TSV隔离层（TEOS）的电性厚度。

此外，所述导电材料层还可以是条状结构，所述条状结构的半导体层设置于所述隔离层的四周，所述条状结构的导电材料层分散设置且相互之间不接触，呈隔离状态。在该情况下，所述每个条状结构的导电材料层均和一个独立的测试焊盘相连接。

作为优选，所述导电材料层包括四个相互隔离的条状结构，相对于所述硅通孔呈中心对称状。所述导电材料层（多晶硅）从四边包围TSV，但四端互不相连，四端多晶硅相对于TSV呈中心对称状。四端分别测试得到四组电容值及其对应的TSV隔离层TEOS的电性厚度。若某一端测试得到的数据和其他端有差异时，可以定位到具体的隔离层异常或是漏电的位置，便于PFA分析。

本发明所述的硅通孔TSV的个数，可以增加TSV个数来串联/并联电容进行测试。

下面结合附图对本发明的具体实施方式作进一步的说明。

实施例1

参照图2a-2b对该实施例中的通孔测试结构做进一步的说明，其中图2a为所述硅通孔测试结构的俯视图，图2b为图2a所述硅通孔测试结构的剖面图。

所述硅通孔的测试结构，包括：

半导体衬底，所述半导体衬底中形成有有源区201；

硅通孔，部分嵌于所述有源区内；

导电材料层206，位于所述半导体衬底上、所述硅通孔的外侧并与所述硅通孔电连接；

其中，所述硅通孔以及所述导电材料层形成电容测试结构。

其中，所述硅通孔包括位于中间的导电层203以及包围所述导电层203的隔离层207，所述导电材料层206环绕所述隔离层207设置，结合所述导电层203和所述隔离层207形成电容器；

首先如图2b所示，所述硅通孔测试结构包括半导体衬底（图中未示出），其中，所述半导体衬底可以为以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）以及绝缘体上锗化硅（SiGeOI）等。

所述半导体衬底中形成有有源区201，还可以在所述衬底中形成有其他有源器件，在此不再赘述。

所述测试结构包括硅通孔，其中所述硅通孔部分嵌于所述有源区201之中，所述硅通孔的底部嵌于所述有源区201中。

所述硅通孔的形成方法可以选用本领域常用的方法，例如在所述有源区内形成沟槽，然后在所述沟槽内通过电镀沉积金属铜，以填充所述沟槽，以形成所述导电层203，所述导电层203作为所要形成电容器的一个电极板。

其中，所述导电层203的外侧设置有隔离层207，其中，所述隔离层207，其厚度并不局限于该数值范围，所述隔离层207的作用形成所述电容器的电容介电层，所述隔离层207优选为氧化物，可以由硬脂酸四乙氧基硅烷（SATEOS）或者四乙氧基硅烷（TEOS）等材料构成，但是并不局限于所述材料。

其中，所述隔离层207完全包裹所述导电层203，包括所述导电层203的外壁以及底部，以形成隔离结构。

所述导电材料层206位于所述有源区201的上方，呈环形结构，嵌套在所述隔离层207的外侧，其中所述导电材料层206的厚度（高度）远远小于所述导电层203或者所述隔离层207的厚度，所述导电材料层206环绕设置在所述隔离层207的中间部位，位于所述有源区的上方，但是在纵向上并没有完全包围所述隔离层207。

作为优选，在所述导电材料层206的上方还设置有层间介电层208，所述层间介电层208可以使用例如SiO₂、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。所述层间介电层208还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。

所述层间介电层208的设置方式和所述导电材料层206相似，环绕设置于所述隔离层207的周围，并且所述层间介电层208的顶部和所述硅通孔的顶部具有相同的高度。

作为进一步的优选，所述测试结构进一步包含连接通孔205，所述连接通孔205嵌于所述层间介电层208中，其一端连接所述导电材料层，另外一端连接所述测试焊盘202。

其中，所述连接通孔205的数目可以包含多个，例如在所述导电层203的外侧设置两个所述连接通孔205，所述两个连接通孔205连接所述两个彼此独立的测试焊盘202，所述连接通孔205的数目并不局限于某一范围。

所述测试结构还包括第二测试焊盘204，所述第二测试焊盘204位于所述导电层203的正上方，所述第二测试焊盘204直接连接所述硅通孔。

在该实施例中，所述测试结构的工作方式为：在所述结构中，通过所述测试焊盘和所述第二测试焊盘测量所述导电材料层、所述硅通孔和所述隔离层形成电容器的电容值以及电容的漏电，通过所述电容值以及电容的漏电来推算所述隔离层的电性厚度或所述硅通孔的漏电流的大小。

在该电容器中，所测电容值公式为C=εS/d，S为电极板面积，在该情况下为所述导电材料层的厚度；d为电容器介电质层的厚度与TSV通孔周长的乘积，此处介电质层厚度为TSV隔离层（优选为TEOS）的平均厚度；ε为TSV隔离层（TEOS）介电常数，测量所述电容器的电容值，并可以根据测得的电容大小直接反映TSV隔离层（TEOS）的电性厚度。

本发明所述的硅通孔TSV的个数，可以增加TSV个数来串联/并联电容进行测试。

实施例2

在该实施例中参照图3，图3为本发明一优选实施方式中所述硅通孔测试结构的俯视图。

在该实施例中，所述测试结构中除了所述导电材料层206的设置方法和实施例1中有所不同，其他设置方式均可以参照实施例1。

在该实施例中，所述导电材料层206为条状结构，所述条状结构的半导体层206设置于所述隔离层的四周，所述条状结构的半导体层分散设置且相互之间不接触，呈隔离状态。

作为优选，所述导电材料层包括四个相互隔离的条状结构，相对于所述硅通孔呈中心对称状。所述导电材料层（多晶硅）从四边包围TSV，但四端互不相连，四端多晶硅相对于TSV呈中心对称状。其中，每个条状结构均和彼此独立的测试焊盘202电连接，以测试不同点的电容值。

所述测试结构的工作原理为从四端分别测试得到四组电容值及其对应的TSV隔离层TEOS的电性厚度。若某一端测试得到的数据和其他端有差异时，可以定位到具体的隔离层异常或是漏电的位置，便于PFA分析。

本发明所述的硅通孔TSV的个数，可以增加TSV个数来串联/并联电容进行测试。

本发明提供了一种晶圆可接受测试（WAT）的测试结构，用硅通孔，硅通孔隔离层以及多晶硅来形成电容结构，通过测试该电容结构的电容值和电容的漏电，来（1）推算TSV隔离层的电性厚度，（2）测试TSV的漏电流大小。所述测试结构不仅有助于侦测TSV隔离层的隔绝能力，而且可以帮助出现问题时的PFA定位。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种硅通孔的测试结构，包括：

半导体衬底；

硅通孔，部分嵌于所述半导体衬底内；

导电材料层，位于所述半导体衬底上方、所述硅通孔的外侧并与所述硅通孔相连接；

其中，所述硅通孔以及所述导电材料层构成电容测试结构。

2.根据权利要求1所述的测试结构，其特征在于，所述导电材料层呈环形结构，环绕设置于所述硅通孔的四周。

3.根据权利要求1所述的测试结构，其特征在于，所述导电材料层呈相互隔离的条状结构，均匀分散设置于所述硅通孔的四周。

4.根据权利要求3所述的测试结构，其特征在于，所述导电材料层包括至少两个隔离的条状结构，相对于所述硅通孔呈中心对称设置。

5.根据权利要求3所述的测试结构，其特征在于，每个所述条状结构的导电材料层均与彼此独立的测试焊盘相连接。

6.根据权利要求1所述的测试结构，其特征在于，所述测试结构还包括至少两个测试焊盘，以分别连接所述硅通孔和所述导电材料层。

7.根据权利要求1所述的测试结构，其特征在于，所述硅通孔包括位于中心的导电层和环绕包围所述导电层的隔离层。

8.根据权利要求1所述的测试结构，其特征在于，所述测试结构还包括层间介电层，所述层间介电层位于所述导电材料层的上方，环绕设置于所述硅通孔的四周。

9.根据权利要求8所述的测试结构，其特征在于，所述测试结构还包括连接通孔，所述测试焊盘通过所述连接通孔与所述导电材料层电连接。

10.根据权利要求9所述的测试结构，其特征在于，所述连接通孔设置于所述层间介电层中。

11.根据权利要求1所述的测试结构，其特征在于，所述测试结构包括多个所述硅通孔，以形成串联或并联电容结构，以对串联或并联电容进行测试。