CN111145824B - 三维存储器栅极叠层缺陷的测试方法及测试装置 - Google Patents

Abstract

本发明提供一种三维存储器栅极叠层缺陷的测试方法及测试装置，属于半导体设计制造及测试领域，该测试方法包括步骤：提供三维存储器栅极叠层，栅极叠层具有沟道孔，沟道孔中具有存储器膜及多晶硅沟道，沟道孔至少具有一孔径自栅极叠层的顶部向底部减小的沟道部；以及在栅极叠层与多晶硅沟道之间施加多个应力电压，应力电压随沟道部孔径的减小而减小。本发明在对栅极叠层缺陷电应力筛选时，根据通道孔的实际形貌在栅极叠层与多晶硅沟道之间施加多个应力电压，应力电压随沟道孔孔径的减小而减小，使得尺寸大的存储区域相应的应力电压大，尺寸小的存储区域相应的应力电压小，从而实现各个存储层的应力电场基本一致。

Description

三维存储器栅极叠层缺陷的测试方法及测试装置

技术领域

本发明属于半导体设计制造及测试领域，特别是涉及一种三维存储器栅极叠层缺陷的测试方法及测试装置。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器结构应运而生，三维存储器结构可以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。

在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND存储器，而CTF(Charge Trap Flash，电荷捕获闪存)型3D NAND存储器是目前较为前沿、且极具发展潜力的存储器技术。

为了避免3D NAND存储器在产品生命周期中出现产品缺陷率(DPPM)问题，在晶圆测试(wafer sort)的过程中会包括电应力筛选的测试，从而将有潜在失效风险的存储区块提前筛选出来。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器栅极叠层缺陷的测试方法及测试装置，用于解决现有技术中应力电压过大而导致存储单元特性退化或应力电压过小而达不到使缺陷加速失效的目的的问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器栅极叠层缺陷的测试方法，所述测试方法包括步骤：提供三维存储器栅极叠层，所述栅极叠层具有沟道孔，所述沟道孔中具有存储器膜及多晶硅沟道，所述沟道孔至少具有一孔径自所述栅极叠层的顶部向底部减小的沟道部；以及在所述栅极叠层与所述多晶硅沟道之间施加多个应力电压，所述应力电压随所述沟道孔部径的减小而减小。

可选地，在所述栅极叠层与所述多晶硅沟道之间施加多个应力电压包括：自所述栅极叠层的顶部向底部将所述沟道部分为多个测试区块，并对每个测试区块对应施加一个所述应力电压，所述应力电压自所述栅极叠层的顶部向底部依次递减。

可选地，所述测试区块包含的栅极的层数介于2层～64层之间。

可选地，任意相邻两所述测试区块的平均孔径之差介于2纳米～20纳米之间。

可选地，任意相邻的两测试区块所施加的所述应力电压之差介于0.1伏～1伏之间。

可选地，所述应力电压的范围介于15伏～30伏之间。

可选地，在所述栅极叠层与所述多晶硅沟道之间施加多个应力电压后，还包括保持所述应力电压的步骤。

可选地，所述应力电压的保持时间介于1毫秒～1000毫秒之间。

可选地，所述栅极叠层包括交替层叠的介质层及栅极层。

可选地，所述存储器膜包括位于所述沟道孔中的阻挡层、位于所述阻挡层表面的电荷捕获层以及位于所述电荷捕获层表面的隧穿层。

本发明还提供一种三维存储器栅极叠层缺陷的测试装置，所述测试装置采用上述方法实现三维存储器栅极叠层缺陷的测试。

如上所述，本发明的三维存储器栅极叠层缺陷的测试方法及测试装置，具有以下有益效果：

本发明在对栅极叠层缺陷电应力筛选时，根据通道孔的实际形貌在所述栅极叠层与所述多晶硅沟道之间施加多个应力电压，所述应力电压随所述沟道孔孔径的减小而减小，使得尺寸大的存储区域相应的应力电压大，尺寸小的存储区域相应的应力电压小，从而实现各个存储层的应力电场基本一致。

本发明一方面可以避免采用应力电压较大，因下部尺寸小导致其电应力过大，从而引起存储单元特性退化严重的问题，另一方面可以避免采用应力电压较小时，因上部尺寸较大而导致其电应力不足，达不到使缺陷加速失效而导致筛选不充分的问题。

附图说明

图1显示为一种栅极叠层缺陷电应力筛选方法所呈现的结构示意图。

图2显示为由于制程工艺的限制，在栅极叠层中的沟道孔上下尺寸差异结构示意图。

图3显示为本发明三维存储器栅极叠层缺陷的测试方法的流程示意图。

图4显示为本发明三维存储器栅极叠层缺陷的测试方法所呈现的结构示意图。

元件标号说明

101 栅极

102 多晶硅沟道

103 沟道孔

20 栅极叠层

201 介质层

202 栅极层

203 多晶硅沟道

204 阻挡层

205 电荷捕获层

206 隧穿层

30 沟道孔

A1 第一测试区块

A2 第二测试区块

A3 第三测试区块

A4 第四测试区块

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，3D NAND存储器的栅极叠层缺陷电应力筛选的方法是在各存储层的栅极101同时加一个相同的高电压，而多晶硅沟道102置零电压(0V)，使栅极101和多晶硅沟道102之间形成强电场并保持一定时间，从而有潜在风险的存储区块会加速失效被筛选出来。

由于制程工艺的限制，3D NAND存储器的沟道孔上下尺寸有差异，沟道孔103存在一定的锥度，如图2所示，沟道孔103的上部尺寸D1通常会大于下部尺寸D2，所述栅极与多晶硅沟道施加同样的应力电压(Vstress)时，会导致部分存储层电应力过度或者部分存储层电应力不足。具体地，在相同应力电压(Vstress)下，沟道孔上部和下部的应力电场差异较大，采用应力电压较大时，可能会导致尺寸较小的下部的电应力过大，从而引起存储单元特性退化严重，或者采用应力电压较小时，可能会导致尺寸较大的上部的电应力不足，从而达不到使缺陷加速失效的目的。尤其是在在64层技术后的3D NAND存储器中，随着层数增加，上部存储层和下部存储层尺寸差异越大，问题会越加突出。

为了解决上述问题，如图3及图4所示，本实施例提供一种三维存储器栅极叠层缺陷的测试方法，所述测试方法包括步骤：

如图3及图4所示，首先进行步骤1)S11，提供三维存储器栅极叠层20，所述栅极叠层20具有沟道孔30，所述沟道孔30中具有存储器膜及多晶硅沟道203，所述沟道孔至少具有一孔径自所述栅极叠层20的顶部向底部减小的沟道部，所述沟道孔可以包括单次刻蚀出的单个的沟道部，也可以包括多次刻蚀形成的多个沟道部，所述多个沟道部中的每个沟道部的孔径均自所述栅极叠层20的顶部向底部减小，但是，相邻两个沟道部之间可以呈不连续变化，如位于下方的沟道部的顶部孔径大于位于其上方的沟道部的底部孔径等。在本实施例中，以所述沟道孔仅包含单次刻蚀出的单个的沟道部为例进行说明。

所述三维存储器可以为3D NAND存储器，所述三维存储器包括一半导体衬底及位于所述半导体衬底上的栅极叠层20，所述半导体体衬底可以是单晶硅层。在一些实施例中所述衬底也可由其它材料制成，例如但不限于硅锗、锗、绝缘体上硅薄膜(SOI)。在其它实施例中，所述衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，还可以为叠层结构，例如硅/锗硅叠层等。所述半导体衬底中可以形成有多个外围器件，如场效应晶体管、电容、电感和/或二极管等，这些外围器件用作存储器的不同功能器件，例如缓存器、放大器、译码器等。

所述栅极叠层20位于所述半导体衬底上，例如，所述栅极叠层20可以包括交替层叠的介质层201及栅极层202，所述介质层201包括但不限于二氧化硅，所述栅极层202包括但不限于钨、铜或/和铝。

如图4所示，所述栅极叠层20中具有沟道孔30，所述沟道孔30中形成有存储器膜及多晶硅沟道203，其中所述多晶硅沟道203作为电性导通信道，存储器膜作为存储从沟道层注入的电荷的数据存储层，上述的栅极层202作为控制栅极，多晶硅沟道203、存储器膜及栅极层202组成存储单元。所述存储器膜包括阻挡层204、电荷捕获层205及隧穿层206，其中，所述阻挡层204位于所述沟道孔30的侧壁表面，所述电荷捕获层205位于所述阻挡层204的表面，所述隧穿层206位于所述电荷捕获层205的表面，所述多晶硅沟道203位于所述隧穿层206的表面。所述阻挡层204的材质包括但不限于二氧化硅，所述电荷捕获层205的材质包括但不限氮化硅，所述隧穿层206的材质包括但不限于二氧化硅，所述多晶硅沟道203的材质包括但不限于多晶硅。

如图4所示，由于制程工艺的限制，所述沟道孔30的孔径自所述栅极叠层20的顶部向底部减小，使得沟道孔30上部尺寸较大，下部尺寸较小，在一具体示例中，所述沟道孔30顶端的孔径与底端的孔径相差可以为20纳米～40纳米等。

如图3及图4所示，然后进行步骤2)S12，在所述栅极叠层20与所述多晶硅沟道203之间施加多个应力电压，所述应力电压随所述沟道孔30孔径的减小而减小。

所述应力电压的范围可以介于15伏～30伏之间，可根据不同的器件结构及测试需求进行调整。

如图4所示，具体地，在所述栅极叠层20与所述多晶硅沟道203之间施加多个应力电压包括：自所述栅极叠层20的顶部向底部将所述沟道孔30分为多个测试区块，并对每个测试区块对应施加一个所述应力电压，所述应力电压自所述栅极叠层20的顶部向底部依次递减。

作为示例，每个测试区块可以包含的栅极的层数介于2层～64层之间。例如，每个测试区块可以包含的栅极的层数优选为介于8～32层之间。

作为示例，所述测试区块的划分方式可以为：任意相邻两所述测试区块的平均孔径之差介于2纳米～20纳米之间。进一步地，所述测试区块所施加的应力电压方式可以为：任意相邻的两测试区块所施加的所述应力电压之差介于0.1伏～1伏之间。

在一具体的实施过程中，如图4所示，所述栅极叠层20的栅极层202数量为64层，所述沟道孔30的顶端孔径与底端孔径的差值为40纳米，据此，可将所述栅极叠层20划分为4个测试区块，自上往下分别为第一测试区块A1，第二测试区块A2，第三测试区块A3以及第四测试区块A4，相邻两测试区块之间的的平均孔径之差约为10纳米，在施加应力电压时，可以使相邻两测试区块的应力电压之差为0.5伏，例如，对所述第一测试区块A1施加的应力电压为22伏，对所述第二测试区块A2施加的应力电压为21.5伏，对所述第三测试区块A3施加的应力电压为21伏，对所述第四测试区块A4施加的应力电压为20.5伏，从而实现各个存储层的应力电场基本一致，避免部分存储层电应力过度或者部分存储层电应力不足的问题。

需要说明的是，施加于上述各测试区块的应力电压，可以为同时施加，也可以为依次施加，在本实施例中，所述应力电压为同时施加于各测试区块，以节省测试所需时间，提高测试效率。另外，对于具有多个沟道部的沟道孔来说，所述应力电压在整个沟道孔的变化需要依据各沟道部孔径的变化进行调整，并不限于上述所列举的示例。

如图3及图4所示，最后进行步骤3)S13，保持所述应力电压，使得具有缺陷的存储区块加速失效，以筛选出有潜在风险的存储区块。

作为示例，所述应力电压的保持时间介于1毫秒～1000毫秒之间，例如，所述应力电压保持时间可以为10毫秒、100毫秒、200毫秒等，在实际应用中，根据不同的测试需求，可以采用相应的保持时间，以达到所需的筛选结果。

本实施例还提供一种三维存储器栅极叠层缺陷的测试装置，所述测试装置采用上述方法实现三维存储器栅极叠层缺陷的测试，例如，该测试装置可以包括一电压模块，用于在所述栅极叠层20与所述多晶硅沟道203之间施加多个应力电压，所述应力电压随所述沟道孔30孔径的减小而减小。

如上所述，本发明的三维存储器栅极叠层缺陷的测试方法及测试装置，具有以下有益效果：

本发明在对栅极叠层20缺陷电应力筛选时，根据通道孔的实际形貌在所述栅极叠层20与所述多晶硅沟道203之间施加多个应力电压，所述应力电压随所述沟道孔30孔径的减小而减小，使得尺寸大的存储区域相应的应力电压大，尺寸小的存储区域相应的应力电压小，从而实现各个存储层的应力电场基本一致。

本发明一方面可以避免采用应力电压较大，因下部尺寸小导致其电应力过大，从而引起存储单元特性退化严重的问题，另一方面可以避免采用应力电压较小时，因上部尺寸较大而导致其电应力不足，达不到使缺陷加速失效而导致筛选不充分的问题。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种三维存储器栅极叠层缺陷的测试方法，其特征在于，所述测试方法包括步骤：

提供三维存储器栅极叠层，所述栅极叠层具有沟道孔，所述沟道孔中具有存储器膜及多晶硅沟道，所述沟道孔至少具有一孔径自所述栅极叠层的顶部向底部减小的沟道部，所述存储器膜包括位于所述沟道孔中的阻挡层、位于所述阻挡层表面的电荷捕获层以及位于所述电荷捕获层表面的隧穿层；

在所述栅极叠层与所述多晶硅沟道之间施加多个应力电压，所述应力电压随所述沟道部孔径的减小而减小，在所述栅极叠层与所述多晶硅沟道之间施加多个应力电压后，还包括保持所述应力电压的步骤。

2.根据权利要求1所述的三维存储器栅极叠层缺陷的测试方法，其特征在于：在所述栅极叠层与所述多晶硅沟道之间施加多个应力电压包括：自所述栅极叠层的顶部向底部将所述沟道部分为多个测试区块，并对每个测试区块对应施加一个所述应力电压，所述应力电压自所述栅极叠层的顶部向底部依次递减。

3.根据权利要求2所述的三维存储器栅极叠层缺陷的测试方法，其特征在于：所述测试区块包含的栅极的层数介于2层～64层之间。

4.根据权利要求2所述的三维存储器栅极叠层缺陷的测试方法，其特征在于：任意相邻两所述测试区块的平均孔径之差介于2纳米～20纳米之间。

5.根据权利要求2所述的三维存储器栅极叠层缺陷的测试方法，其特征在于：任意相邻两测试区块所施加的所述应力电压之差介于0.1伏～1伏之间。

6.根据权利要求1所述的三维存储器栅极叠层缺陷的测试方法，其特征在于：所述应力电压的范围介于15伏～30伏之间。

7.根据权利要求1所述的三维存储器栅极叠层缺陷的测试方法，其特征在于：所述应力电压的保持时间介于1毫秒～1000毫秒之间。

8.根据权利要求1所述的三维存储器栅极叠层缺陷的测试方法，其特征在于：所述栅极叠层包括交替层叠的介质层及栅极层。

9.一种三维存储器栅极叠层缺陷的测试装置，其特征在于，所述测试装置采用权利要求1～8中任意一项所述的方法实现三维存储器栅极叠层缺陷的测试。

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