JP2630219B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2630219B2 JP2630219B2 JP5249648A JP24964893A JP2630219B2 JP 2630219 B2 JP2630219 B2 JP 2630219B2 JP 5249648 A JP5249648 A JP 5249648A JP 24964893 A JP24964893 A JP 24964893A JP 2630219 B2 JP2630219 B2 JP 2630219B2
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- JP
- Japan
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- semiconductor device
- constant current
- hole
- current source
- tap
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Description
【0001】
【産業上の利用分野】本発明は、多層配線構造を有する
半導体装置に関し、特に、スルーホールの導通の良否を
判定するスルーホールチェーンを有する半導体装置に関
する。
半導体装置に関し、特に、スルーホールの導通の良否を
判定するスルーホールチェーンを有する半導体装置に関
する。
【0002】
【従来の技術】従来、多層配線を有する半導体装置にお
いて、スルーホールの導通の良否を判定するためには、
スルーホールチェーンを用いてきた。従来のスルーホー
ルチェーンを有する半導体装置の構成を示す図3を参照
すると、この従来のスルーホールチェーン25の第1測
定端子21を電源28に接続し、第2測定端子22を電
流計26を介して接地27に接続して、電流の流れ具合
によってスルーホール29の導通の良否を判定してい
た。
いて、スルーホールの導通の良否を判定するためには、
スルーホールチェーンを用いてきた。従来のスルーホー
ルチェーンを有する半導体装置の構成を示す図3を参照
すると、この従来のスルーホールチェーン25の第1測
定端子21を電源28に接続し、第2測定端子22を電
流計26を介して接地27に接続して、電流の流れ具合
によってスルーホール29の導通の良否を判定してい
た。
【0003】また、この種の他の半導体装置に関する技
術は、例えば、特開平3−36747号公報に開示され
ている。
術は、例えば、特開平3−36747号公報に開示され
ている。
【0004】この他の従来例のスルーホールチェーンを
有する半導体装置の構成を示す図4を参照すると、この
他の半導体装置は、スルーホールの複数個毎にタップ
(46−1,46−2…46−n)を出し、それぞれノ
ア回路32の入力(32−1A)とし、ノア回路32の
他の入力(32−1B)には、アドレスデコーダ31か
らの入力(31−1)が入るようにし、ノア回路32の
出力(32−1C)は、オア回路33の入力に入る様に
構成する。この他の従来例は、端子42にハイレベル
(以下“H”と記す)を加え、アドレスに順次“H”を
加えて行くと、スルーホールのオープンがない場合、タ
ップ(46−1〜46−n)からはすべて“H”が出力
され、結果的に端子44に“H”が出力される事にな
る。
有する半導体装置の構成を示す図4を参照すると、この
他の半導体装置は、スルーホールの複数個毎にタップ
(46−1,46−2…46−n)を出し、それぞれノ
ア回路32の入力(32−1A)とし、ノア回路32の
他の入力(32−1B)には、アドレスデコーダ31か
らの入力(31−1)が入るようにし、ノア回路32の
出力(32−1C)は、オア回路33の入力に入る様に
構成する。この他の従来例は、端子42にハイレベル
(以下“H”と記す)を加え、アドレスに順次“H”を
加えて行くと、スルーホールのオープンがない場合、タ
ップ(46−1〜46−n)からはすべて“H”が出力
され、結果的に端子44に“H”が出力される事にな
る。
【0005】しかし、スルーホールがある箇所でオープ
ンとなった場合、そのオープンのスルーホールを含む次
の分割部のタップからの出力はロウレベル(以下“L”
と記す)となり、結果的に端子44に“L”が出力さ
れ、この他の従来例では、不良スルーホールを含む分割
部を最大で2個まで特定できた。そして、この不良スル
ーホールを含む部分を目視でチェックし、不良スルーホ
ールを特定していた。
ンとなった場合、そのオープンのスルーホールを含む次
の分割部のタップからの出力はロウレベル(以下“L”
と記す)となり、結果的に端子44に“L”が出力さ
れ、この他の従来例では、不良スルーホールを含む分割
部を最大で2個まで特定できた。そして、この不良スル
ーホールを含む部分を目視でチェックし、不良スルーホ
ールを特定していた。
【0006】
【発明が解決しようとする課題】しかしながら、この従
来のスルーホールチェーンを含む測定パターンでは、あ
る複数個のスルーホール中のどれかが不良であるかどう
かの判定はできたが、不良のスルーホールの特定のため
には、目視チェック等に頼らざるを得なかった。
来のスルーホールチェーンを含む測定パターンでは、あ
る複数個のスルーホール中のどれかが不良であるかどう
かの判定はできたが、不良のスルーホールの特定のため
には、目視チェック等に頼らざるを得なかった。
【0007】しかも、近年の半導体集積回路は設計ルー
ルが微細となり、目視で不良スルーホールを特定するの
は、非常に困難である。また、不良検出精度を上げるた
めには、スルーホールの個数を増やす必要があり、不良
スルーホールの特定には、多大な工数が必要とする問題
が生じていた。
ルが微細となり、目視で不良スルーホールを特定するの
は、非常に困難である。また、不良検出精度を上げるた
めには、スルーホールの個数を増やす必要があり、不良
スルーホールの特定には、多大な工数が必要とする問題
が生じていた。
【0008】図4に示す従来例では、不良のスルーホー
ルを特定するのは、結局目視チェックを行なわねばなら
ず、目視の個数は減っていても上記の理由から、不良ス
ルーホールの特定はかなり困難でスルーホール不良にプ
ロセス的フィードバックをかけるためには、不良そのも
ののスルーホールを調査する事が重要であり、不良のス
ルーホールを容易に特定できる事が求められている。
ルを特定するのは、結局目視チェックを行なわねばなら
ず、目視の個数は減っていても上記の理由から、不良ス
ルーホールの特定はかなり困難でスルーホール不良にプ
ロセス的フィードバックをかけるためには、不良そのも
ののスルーホールを調査する事が重要であり、不良のス
ルーホールを容易に特定できる事が求められている。
【0009】
【課題を解決するための手段】本発明の半導体装置は、
第1層の金属配線層で形成され第1のタップを有する第
1の金属配線の複数個と第2層の金属配線層で形成され
第2のタップを有する第2の金属配線の複数個とをスル
ーホールを介して前記第1の金属配線と前記第2の金属
配線とを交互に接続して成るスルーホールチェーンを含
む半導体装置において、前記第1のタップに接続された
第1の定電流源と、この第1の定電流源をオン/オフす
る第1のスイッチと、前記スルーホールより面積の大き
い別のスルーホールを介して接続される第1層の金属配
線層で形成され第3のタップに接続された第3の金属配
線と、前記第3のタップに接続された第2の定電流源
と、この第2の定電流源をオン/オフする第2のスイッ
チと、前記スルーホールチェーンの一端が接続される第
1の測定用端子と、前記スルーホールチェーンの他端が
接続される第2の測定用端子と、前記第1の定電流源の
複数個のそれぞれが並列接続され前記第1の定電流源の
一端が接続される第3の測定用端子と、前記第1の定電
流源の他端が接続される第4の測定用端子と、前記第2
の定電流源の複数個のそれぞれが並列接続され前記第2
の定電流源の一端が接続される第5の測定用端子と、前
記第2の定電流源の他端が接続される第6の測定用端子
とを有し、前記第1のスイッチがオンした前記第1の定
電流源の個数と前記第2のスイッチがオンした前記第2
の定電流源の個数とにより前記スルーホールの導通を判
定する構成である。
第1層の金属配線層で形成され第1のタップを有する第
1の金属配線の複数個と第2層の金属配線層で形成され
第2のタップを有する第2の金属配線の複数個とをスル
ーホールを介して前記第1の金属配線と前記第2の金属
配線とを交互に接続して成るスルーホールチェーンを含
む半導体装置において、前記第1のタップに接続された
第1の定電流源と、この第1の定電流源をオン/オフす
る第1のスイッチと、前記スルーホールより面積の大き
い別のスルーホールを介して接続される第1層の金属配
線層で形成され第3のタップに接続された第3の金属配
線と、前記第3のタップに接続された第2の定電流源
と、この第2の定電流源をオン/オフする第2のスイッ
チと、前記スルーホールチェーンの一端が接続される第
1の測定用端子と、前記スルーホールチェーンの他端が
接続される第2の測定用端子と、前記第1の定電流源の
複数個のそれぞれが並列接続され前記第1の定電流源の
一端が接続される第3の測定用端子と、前記第1の定電
流源の他端が接続される第4の測定用端子と、前記第2
の定電流源の複数個のそれぞれが並列接続され前記第2
の定電流源の一端が接続される第5の測定用端子と、前
記第2の定電流源の他端が接続される第6の測定用端子
とを有し、前記第1のスイッチがオンした前記第1の定
電流源の個数と前記第2のスイッチがオンした前記第2
の定電流源の個数とにより前記スルーホールの導通を判
定する構成である。
【0010】また、本発明の半導体装置の前記第1のス
イッチは前記第1のタップをゲートに接続する第1のM
OSトランジスタで構成することもでき、本発明の半導
体装置の前記第1の定電流源は前記第1のMOSトラン
ジスタのソースおよびドレイン間に所定の電圧を印加し
て構成することもできる。またさらに、本発明の半導体
装置の前記第2のスイッチは前記第3のタップをゲート
に接続する第2のMOSトランジスタで構成することも
でき、本発明の半導体装置の前記第2の定電流源は前記
第2のMOSトランジスタおよびドレイン間に所定の電
圧を印加して構成することもできる。さらにまた、本発
明の半導体装置の前記第1のMOSトランジスタはn型
MOSトランジスタで構成することもでき、本発明の半
導体装置の前記第2のMOSトランジスタはp型MOS
トランジスタで構成することもできる。
イッチは前記第1のタップをゲートに接続する第1のM
OSトランジスタで構成することもでき、本発明の半導
体装置の前記第1の定電流源は前記第1のMOSトラン
ジスタのソースおよびドレイン間に所定の電圧を印加し
て構成することもできる。またさらに、本発明の半導体
装置の前記第2のスイッチは前記第3のタップをゲート
に接続する第2のMOSトランジスタで構成することも
でき、本発明の半導体装置の前記第2の定電流源は前記
第2のMOSトランジスタおよびドレイン間に所定の電
圧を印加して構成することもできる。さらにまた、本発
明の半導体装置の前記第1のMOSトランジスタはn型
MOSトランジスタで構成することもでき、本発明の半
導体装置の前記第2のMOSトランジスタはp型MOS
トランジスタで構成することもできる。
【0011】
【実施例】次に、本発明の一実施例の半導体装置につい
て図面を参照して説明する。
て図面を参照して説明する。
【0012】本発明の一実施例の半導体装置の構成を示
す図1を参照すると、この実施例の半導体装置は、まず
既存の半導体装置の製造方法で形成された同一寸法のチ
ャネル長Lnおよび同一寸法のチャネル巾Wn有するn
型MOSトランジスタ10ならびに同一寸法のチャネル
長Lpおよび同一寸法のチャネル巾Wpを有するp型M
OSトランジスタ11を有する。次に、例えば、PSG
膜などを例えばCVD法で埋積し、使用するトランジス
タ10および11のゲート、ソースおよびドレインのそ
れぞれに通常のリソグラフィ技術で構成されたコンタク
トホールを有する。
す図1を参照すると、この実施例の半導体装置は、まず
既存の半導体装置の製造方法で形成された同一寸法のチ
ャネル長Lnおよび同一寸法のチャネル巾Wn有するn
型MOSトランジスタ10ならびに同一寸法のチャネル
長Lpおよび同一寸法のチャネル巾Wpを有するp型M
OSトランジスタ11を有する。次に、例えば、PSG
膜などを例えばCVD法で埋積し、使用するトランジス
タ10および11のゲート、ソースおよびドレインのそ
れぞれに通常のリソグラフィ技術で構成されたコンタク
トホールを有する。
【0013】次に、スパッタ法等で例えばAl膜を約1
μm厚に埋積する。さらに、上述の通常のリソグラフィ
技術を用いて第1金属配線7を形成し、次にSiO2 膜
等を例えばCVD法などで約1μm厚に埋積する。そし
て、さらにスパッタ法などで第2金属配線9となる層を
形成しリソグラフィ技術等を用いて第2金属配線9を形
成する。
μm厚に埋積する。さらに、上述の通常のリソグラフィ
技術を用いて第1金属配線7を形成し、次にSiO2 膜
等を例えばCVD法などで約1μm厚に埋積する。そし
て、さらにスパッタ法などで第2金属配線9となる層を
形成しリソグラフィ技術等を用いて第2金属配線9を形
成する。
【0014】スルーホールチェーン16は、上述の通常
のリソグラフィ技術を用いて形成された第1金属配線7
のそれぞれがn型MOSトランジスタ10のゲート電極
に接続されまた、n型MOSトランジスタ10のドレイ
ン電極が第3測定端子3に接続され、n型MOSトラン
ジスタ10のソース電極が第4の測定端子4に接続され
る。
のリソグラフィ技術を用いて形成された第1金属配線7
のそれぞれがn型MOSトランジスタ10のゲート電極
に接続されまた、n型MOSトランジスタ10のドレイ
ン電極が第3測定端子3に接続され、n型MOSトラン
ジスタ10のソース電極が第4の測定端子4に接続され
る。
【0015】さらに、スルーホールチェーン16は、第
2金属配線9のそれぞれが導通不良を起さない程度の大
口径または複数のスルーホール15を介してp型MOS
トランジスタ11のゲート電極に接続され、p型MOS
トランジスタ11のドレイン電極が第5測定端子5に接
続され、p型MOSトランジスタ11のソース電極が第
6測定端子6に接続される構成である。
2金属配線9のそれぞれが導通不良を起さない程度の大
口径または複数のスルーホール15を介してp型MOS
トランジスタ11のゲート電極に接続され、p型MOS
トランジスタ11のドレイン電極が第5測定端子5に接
続され、p型MOSトランジスタ11のソース電極が第
6測定端子6に接続される構成である。
【0016】次に、以上の様に構成したスルーホールチ
ェーン16を用いて、不良のスルーホールを特定する方
法を図2を参照して説明する。
ェーン16を用いて、不良のスルーホールを特定する方
法を図2を参照して説明する。
【0017】まず、でスルーホール不良があるかどう
か確認する。
か確認する。
【0018】次に、スルーホール不良が存在する事がわ
かったらの測定を行ないの電流を観測する。例え
ば、今、図1に示すスルーホールチェーン16の第1測
定端子1から4つめのスルーホールがオープンだった場
合でIn×2[A]の電流が観測され、少なくとも4
(2nでn=2)個め、もしくは5(2n+1)個めの
スルーホールがオープンと予測できる。(オープンのス
ルーホールが存在した時、それより下に接続されたトラ
ンジスタはONせずに、ドレインソース間の電流は流れ
ない)。
かったらの測定を行ないの電流を観測する。例え
ば、今、図1に示すスルーホールチェーン16の第1測
定端子1から4つめのスルーホールがオープンだった場
合でIn×2[A]の電流が観測され、少なくとも4
(2nでn=2)個め、もしくは5(2n+1)個めの
スルーホールがオープンと予測できる。(オープンのス
ルーホールが存在した時、それより下に接続されたトラ
ンジスタはONせずに、ドレインソース間の電流は流れ
ない)。
【0019】次に、に進みでIp×1[A]の電流
が観測され、少なくとも3個め、もしくは4個めのスル
ーホールがオープンと予測される。上記2つの結果から
導通不良のオープンのスルーホールは第1測定用端子1
から4つめと特定できる。この場合オープンスルーホー
ルを1箇所としたが、2ケ所以上の場合、一番、第1測
定用端子1に近いオープンのスルーホールを特定する事
になる。本発明の目的は不良のスルーホールを容易に特
定する事であり、不良が特定されるスルーホールが1つ
であっても、そのスルーホールを調査すれば不良原因を
究きとめる十分な情報を得られる。
が観測され、少なくとも3個め、もしくは4個めのスル
ーホールがオープンと予測される。上記2つの結果から
導通不良のオープンのスルーホールは第1測定用端子1
から4つめと特定できる。この場合オープンスルーホー
ルを1箇所としたが、2ケ所以上の場合、一番、第1測
定用端子1に近いオープンのスルーホールを特定する事
になる。本発明の目的は不良のスルーホールを容易に特
定する事であり、不良が特定されるスルーホールが1つ
であっても、そのスルーホールを調査すれば不良原因を
究きとめる十分な情報を得られる。
【0020】又、スルーホールチェーンの個数に関して
は、第1および第2測定用端子1および2間に約100
0固程度設けるのが望ましい。スルーホールチェーンは
個数が大い程不良検出率が高くなるので、上述したパタ
ーンを複数個置けば、より検出精度を上げられる事は言
うまでもない。
は、第1および第2測定用端子1および2間に約100
0固程度設けるのが望ましい。スルーホールチェーンは
個数が大い程不良検出率が高くなるので、上述したパタ
ーンを複数個置けば、より検出精度を上げられる事は言
うまでもない。
【0021】
【発明の効果】以上説明したように本発明は目視を用い
ずに容易に不良スルーホールを少なくとも1個特定でき
るので、不良原因を早期に発見できるという効果を有す
る。
ずに容易に不良スルーホールを少なくとも1個特定でき
るので、不良原因を早期に発見できるという効果を有す
る。
【図1】本発明の一実施例の半導体装置の構成を示す図
である。
である。
【図2】図1に示す半導体装置の導通不良スルーホール
特定の作業手順を示す図である。
特定の作業手順を示す図である。
【図3】従来例の半導体装置の構成を示す図である。
【図4】他の従来例の半導体装置の構成を示す図であ
る。
る。
【符号の説明】 1,21 第1測定用端子 2,22 第2測定用端子 3 第3測定用端子 4 第4測定用端子 5 第2測定用端子 6 第6測定用端子 7,23 第1金属配線 8,29 スルーホール 9,24 第2金属配線 10 n型MOSトランジスタ 11 p型MOSトランジスタ 12,26 電流計 13,28 電源 14,27 GND 15 スルーホール(大口径) 16,25,45 スルーホールチェーン 31−0〜31−n アドレスの出力端子 32−1〜32−n ノア回路 33 オア回路 34,36 PNPトランジスタ 35 NPNトランジスタ 37,39,40 抵抗器 38 アドレス入力端子 41 負電圧VEE 42 第1の端子 43 第2の端子 44 第3の端子 45−1〜45−(n+1) 分割部 46−1〜46−n タップ 47 タップ電圧検出手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/28 G01R 31/28 U 21/822 H01L 27/04 T 27/04
Claims (7)
- 【請求項1】 第1層の金属配線層で形成され第1のタ
ップを有する第1の金属配線の複数個と第2層の金属配
線層で形成され第2のタップを有する第2の金属配線の
複数個とをスルーホールを介して前記第1の金属配線と
前記第2の金属配線とを交互に接続して成るスルーホー
ルチェーンを含む半導体装置において、前記第1のタッ
プに接続された第1の定電流源と、この第1の定電流源
をオン/オフする第1のスイッチと、前記スルーホール
より面積の大きい別のスルーホールを介して接続される
第1層の金属配線層で形成され第3のタップに接続され
た第3の金属配線と、前記第3のタップに接続された第
2の定電流源と、この第2の定電流源をオン/オフする
第2のスイッチと、前記スルーホールチェーンの一端が
接続される第1の測定用端子と、前記スルーホールチェ
ーンの他端が接続される第2の測定用端子と、前記第1
の定電流源の複数個のそれぞれが並列接続され前記第1
の定電流源の一端が接続される第3の測定用端子と、前
記第1の定電流源の他端が接続される第4の測定用端子
と、前記第2の定電流源の複数個のそれぞれが並列接続
され前記第2の定電流源の一端が接続される第5の測定
用端子と、前記第2の定電流源の他端が接続される第6
の測定用端子とを有し、前記第1のスイッチがオンした
前記第1の定電流源の個数と前記第2のスイッチがオン
した前記第2の定電流源の個数とにより前記スルーホー
ルの導通を判定することを特徴とする半導体装置。 - 【請求項2】 前記第1のスイッチは前記第1のタップ
をゲートに接続する第1のMOSトランジスタで構成さ
れることを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記第1の定電流源は前記第1のMOS
トランジスタのソースおよびドレイン間に所定の電圧を
印加して構成されることを特徴とする請求項2記載の半
導体装置。 - 【請求項4】 前記第2のスイッチは前記第3のタップ
をゲートに接続する第2のMOSトランジスタで構成さ
れることを特徴とする請求項1,2または3記載の半導
体装置。 - 【請求項5】 前記第2の定電流源は前記第2のMOS
トランジスタのソースおよびドレイン間に所定の電圧を
印加して構成することを特徴とする請求項1,2,3ま
たは4記載の半導体装置。 - 【請求項6】 前記第1のMOSトランジスタはn型M
OSトランジスタである請求項1,2,6,4または5
記載の半導体装置。 - 【請求項7】 前記第2のMOSトランジスタはp型M
OSトンランジスタである請求項1,2,3,4,5ま
たは6記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5249648A JP2630219B2 (ja) | 1993-10-06 | 1993-10-06 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5249648A JP2630219B2 (ja) | 1993-10-06 | 1993-10-06 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07106385A JPH07106385A (ja) | 1995-04-21 |
JP2630219B2 true JP2630219B2 (ja) | 1997-07-16 |
Family
ID=17196151
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5249648A Expired - Lifetime JP2630219B2 (ja) | 1993-10-06 | 1993-10-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2630219B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6927594B2 (en) | 2003-06-18 | 2005-08-09 | Matsushita Electric Industrial Co., Ltd. | Evaluation device for evaluating semiconductor device |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB0030346D0 (en) * | 2000-12-13 | 2001-01-24 | Mitel Semiconductor Ltd | Integrated circuit test structure |
CN111145824B (zh) * | 2019-12-27 | 2021-09-14 | 长江存储科技有限责任公司 | 三维存储器栅极叠层缺陷的测试方法及测试装置 |
-
1993
- 1993-10-06 JP JP5249648A patent/JP2630219B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6927594B2 (en) | 2003-06-18 | 2005-08-09 | Matsushita Electric Industrial Co., Ltd. | Evaluation device for evaluating semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPH07106385A (ja) | 1995-04-21 |
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