CN103367246A - 用于硅通孔(tsv)的电测试的改进系统以及对应的制造工艺 - Google Patents

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Abstract

本发明的一些实施例涉及用于硅通孔的电测试的改进系统以及对应的制造工艺。一种用于制造系统的工艺，该系统用于对在垂直方向上穿过半导体材料的衬底延伸的通孔的电测试，该工艺构思在本体中集成电测试电路以实现检测穿过微电子掩埋结构的通孔的至少一个电学参数，该微电子掩埋结构限定朝着外部的电连接元件与通孔的掩埋端之间的电路径；集成步骤构思提供沟槽并且在沟槽的底部处形成掺杂掩埋区域，具有与衬底的掺杂相反的掺杂以便形成半导体结，当其正向偏置时限定电路径；具体而言，半导体结具有小于导电区域的在与垂直方向横切的水平面上的表面面积的结面积，以此方式具有减小的反向饱和电流。

Description

用于硅通孔(TSV)的电测试的改进系统以及对应的制造工艺
技术领域
本发明涉及用于硅通孔(TSV)的电测试的改进系统，并且涉及对应的制造工艺。
背景技术
在电子集成电路的电连接领域中，对所谓的硅通孔(下文简称为“通孔”)的使用是已知的，即，穿过半导体材料(尤其是硅)的裸片或者晶片(在其中提供了电子集成电路)垂直延伸的导电材料的互连，从而实现被集成在裸片/晶片结构的各层处的电路元件的、相互的以及可能对至少另一个外部元件的电连接，该外部元件耦合至相同裸片/晶片的外表面。通孔穿过裸片/晶片以及对应的衬底垂直延伸，并且在制造工艺结束时(即处于最终使用形式时)，可能经由设计为容纳裸片/晶片的封装，可以从被设计用于连接至外部电子设备或系统(在堆叠结构的情形下，该外部设备/系统可能包括更多裸片/晶片)的裸片/晶片的外表面访问该通孔。一般而言，通孔在侧部并且在底部由电绝缘区域(例如由电介质材料制成)绝缘，就此而言，通孔与它们穿越的衬底电绝缘，从而以此方式防止或者至少限制朝着衬底的漏电流的存在。
用于制造通孔的工艺具有一些关键方面，例如由于通孔的小尺寸(甚至小于10微米)，通孔的高数目(由于即使在单个裸片内也可以提供数以百计的通孔)，以及裸片/晶片内的高的凹陷深度。因此，并且还鉴于由通孔实现的电互连的性质，要求对它们的正确操作的测试(优选在集成电路的制造工艺结束之前)，尤其是验证向通过通孔流通的电流提供的路径的电阻，以及例如关于衬底的可能的损耗和寄生现象的存在。
在以本申请人的名义提交的第WO2011/101393A1号专利申请中，已经描述了一种用于在半导体材料(尤其是硅)的裸片或晶片的衬底内集成的至少一个通孔的电测试的系统，该申请构思了微电子掩埋结构在衬底内的集成，微电子掩埋结构电耦合至通孔以生成导电路径，并且因而实现至少一个电学量或者与其关联的参数的检测。
图1中示意性地示出了该系统并且该系统由1整体标出，其示出了本体2的一部分，本体2包括诸如硅之类的半导体材料(除此之外，还有其它一些材料，诸如绝缘材料、金属等，这对本领域技术人员来说将是明显的)。本体2可以相当于集成多个裸片的晶片或者一个裸片，裸片是相同晶片的锯切操作的结果。
本体2包括：衬底3，可能为复合型(诸如由设置在彼此之上的层组成的衬底，例如SOI-绝缘体上硅)，其具有第一类型掺杂(例如P掺杂)，并且具有顶表面3a，在与顶表面3a对应的位置提供被测试的至少一个集成电路4(所谓的DUT-被测试器件；这里其示意性地表示为包括MOS晶体管)，以及与顶表面3a相对的底表面3b；以及多层5，由将一层或者多层导电材料(例如金属，即所谓的金属化层)分开的一层或者多层绝缘材料组成，该一层或者多层导电材料通过过孔相互连接并且在顶表面3a上设置在彼此之上。集成电路4可以至少部分地形成在多层5内；例如，集成电路4的MOS晶体管的栅氧化层区域可以限定在多层5的第一绝缘层中，而对应的栅区域限定在相同多层5的第一导电层中。接触焊盘6布置在多层5的外表面5a(和与衬底3的顶表面3a接触的表面相对)上以实现从外部对集成电路4的电访问。
此外，由10整体标出的至少一个通孔存在于本体2内并且包括导电互连，该导电互连穿过衬底3的至少一部分垂直延伸并且可能穿过多层5的一个或者多个绝缘层和/或导电层，以此方式实现集成电路4的部件和/或导电层和/或朝向衬底3的背部(并且朝向底表面3b，其中还可以提供形式例如为导电焊区或者凸块的合适的接触元件以用于电连接至外界)的接触焊盘6之间的电连接。
具体而言，通孔10具有顶端10a(在此形成与集成电路4和/或金属化层和/或接触焊盘6的电接触)和底端10b(绝缘并“嵌入”在晶片2的衬底3内)，在其所谓的体区中，底端10b由给定厚度的材料的一部分与衬底3的底表面3b分开。底端10b可能可以通过去除衬底的一部分从外部可访问，去除衬底的该部分使用制造工艺的最终一些步骤(可能在通孔10的电测试之后)从其底表面3b开始。具体地，通孔10由导电区域11(例如由诸如铜或者铝之类的金属材料制成)构成，金属材料构成其中央核心并且在侧部由绝缘区域12(例如由二氧化硅制成)围绕，以此方式在侧部与衬底3电绝缘。
为了执行对通孔10的至少一个电参数的电测试，还在本体2中(所谓的BIST-内建自测试，在自动执行测试的情形下)集成测试电路14；测试电路14电耦合至通孔10并且此外被配置以便与本文中未示出的ATE(自动测试设备)接合。具体而言，ATE允许执行可能在半导体材料的晶片内(在对应的锯切操作之前)的各种裸片的电测试和分选的自动程序，以此方式选择操作正确的裸片进行后续封装。该操作被称为EWS(电晶片分选)或者WS(晶片分选)，并且构思在不同芯片中的电子集成电路上执行合适的电测试，包括对应的通孔(如果有)的测试操作。
例如，前述电测试构思使合适的测试电流流经通孔10，以此方式评估由相同通孔10提供的电流路径的电阻。此外，或者作为备选，该电测试构思测量通孔10与该通孔10形成在其中的衬底3的电绝缘性。应当注意，测试电路14可以被配置成实现包含在本体2内的多个通孔10的电测试。
具体地，测试电路14包括接口级16和微电子掩埋结构18。接口级16由集成在衬底3的表面部分(用与集成电路4类似的方式，例如，利用与相同集成电路4的制造一样的工艺步骤)的合适的电路元件(图1通过示例示出MOS晶体管)构成，并且接口级16被配置成与通孔10的顶端10a电耦合并且可电耦合至从外部访问的接触焊盘6的一个或多个，并且还配置成经由穿过衬底3的合适的导电路径与微电子掩埋结构18电耦合(由19整体标出)。具体而言，接口级16在对应于由19a标出的衬底接触(该衬底接触19a可以包括设计为到达衬底3的掩埋层的垂直连接，例如在SOI结构的情形下)的区域中电连接至衬底3。在未示出的方式中，接口级16包括合适的元件和部件(诸如开关、多路器、计数器)，用于提供接触焊盘6和通孔10之间的选择性连接，以便通过设计为接触接触焊盘6的测试设备的探测器访问并测试相同通孔10。
在衬底3的体区域内提供微电子掩埋结构18，以此方式与通孔10的底端10b接触，并且包括例如具有与衬底3的掺杂类型相反的掺杂类型的至少一个掺杂区域20，在本示例中为N掺杂。掺杂区域20设置在通孔10的底部，与通孔10的导电区域11整体接触，侧向终止于与绝缘区域12接触。在该示出的示例中，掺杂区域20与衬底3形成PN半导体结，即半导体二极管(如图1中所示意性地示出)，其阳极端子由衬底3构成而阴极端子由掺杂区域20构成，与通孔10的底部10b电接触。掺杂区域20在水平面xy上具有水平延伸，横切于穿过衬底3的通孔10的垂直延伸z方向(基本相当于通孔10的延伸方向)。掺杂区域20沿着水平面xy的水平轴x和y的尺寸大于或者等于通孔10的导电区域11的对应尺寸，并且尤其掺杂区域20在水平面xy上的表面大于或者等于通孔10的底部10b的表面。
使用中，测试电路14在本体2内的存在(可从外部经由一个或者多个接触焊盘6访问)实现对通孔10的电测试，例如通过让测试电流I流经接口级16、衬底3中的导电路径19、微电子掩埋结构18、通孔10，并且再次通过接口级16朝向接触焊盘6。由掺杂区域20和衬底3之间的结构成的半导体二极管在本实例中正向偏置以便实现测试电流I穿过通孔10的路径。因此，例如可能使用连接至接触焊盘6的ATE来评估由通孔10向测试电流I的路径提供的电阻。相反，当半导体二极管反向偏置时(例如，在由相同ATE电测试集成电路4的其它组件期间)，其将通孔10与衬底3电绝缘。
图2用示意和简化方式示出了前述的测试系统1，其中测试电路14电耦合至本体2中提供的多个通孔10并且穿过衬底3，并且尤其：第一通孔10′，其从顶表面3a向衬底3的背部延伸；第二通孔10″，其从多层5的金属化层(此处未具体示出)向衬底3的背部延伸；以及第三通孔10″′，其从多层5的外表面5a(由最末钝化层限定，此处未具体示出)向衬底3的背部延伸。每个通孔10的后端10b(尤其是对应的导电区域11的后端(此处未示出))与衬底3由相应的半导体二极管(由相应的微电子掩埋结构18限定)电绝缘。此外图2还示出测试设备的探测器22(未整体示出)，其被设计为在电测试操作期间电耦合至接触焊盘6。
图2中还突出显示测试电流I的路径，其中电阻元件23示意性地表示测试电流I在衬底3中遇到的电阻。同样在图2中由IS所标出的是当半导体二极管反向偏置(对于没有经历测试操作的通孔10，或者经历评估其电绝缘的测试)时在其中流通的电流。
现在首先关于图3a示出制造在本体2内的通孔10并且同时制造微电子掩埋结构18(尤其是与通孔10的底端10b接触的掺杂区域20)的工艺，如前述的第WO2011/101393A1号专利申请中所描述。
通过掩蔽(其构思在本体2的外部表面上形成适当图案化的抗蚀剂层25a，例如对应于多层5的外表面5a)和刻蚀的第一步骤，例如通过各向异性的化学刻蚀限定期望的深度的环形沟槽26，环形沟槽26在衬底3的表面部分中延伸。例如，在俯视图中，环形沟槽26具有圆环形状，从而在其中限定衬底3的圆柱部分27。
接下来(图3b)，经由适当的工艺使用绝缘材料(诸如例如氧化物、电介质材料或者聚合物)填充环状沟26，该适当的工艺诸如热氧化工艺或者化学气相沉积(CVD)。例如通过化学机械抛光(CMP)操作将多余绝缘材料从本体2外部表面去除。在该工艺结束时，在环形沟槽26内形成了绝缘区域12，其将形成通孔10的一部分。
接下来(图3c)，经由掩蔽(其中形成又一适当图案化的抗蚀剂层25b)和刻蚀的第二步骤，去除衬底3的、包围在绝缘区域12内的圆柱部分27，因而生成同为圆柱形的孔28。具体而言，在该实例中，刻蚀的深度在垂直方向z上对应于绝缘区域12的高度。
接下来(图3d)，执行对衬底3的在孔28下面的部分的掺杂(例如经由高温扩散或者经由离子注入以及随后的热退火)以在孔28的底部获得掺杂区域20，例如具有N型掺杂。由于掺杂剂的侧向扩散，掺杂区域20也在绝缘区域12下面的部分中侧向延伸，假定水平延伸大于孔28的直径。
随后(图3e)，使用CVD工艺或者电镀工艺，使用导电材料(诸如例如铜或者钨)对孔28进行填充以形成通孔10的导电区域11。
在该工艺结束时，因而获得导电材料的通孔10，在侧部经由绝缘区域11并且在垂直方向上经由在掺杂区域20和衬底3之间形成的PN结与衬底3绝缘。具体而言，通孔10串联连接至半导体二极管(由掺杂区域20和衬底3之间的结形成)，其设置为在衬底3中与通孔20的底端10b直接电接触。
在该工艺的该步骤中，可以在衬底3的表面部分中提供电子集成电路4，可能与测试电路14的接口级16同时形成。具体而言，掺杂区域20可以通过利用掺杂步骤提供，该掺杂步骤已经构思用于电子集成电路4或者测试电路14的晶体管(或者其它电部件)形成。
根据图4中示出的所述工艺的变体，导致孔28形成的刻蚀可能具有在垂直方向z上低于绝缘区域12的高度的深度，从而掺杂区域20被绝缘区域12本身侧向划界(该实例中具有等于孔28的直径的水平延伸)。
前述第WO2011/101393A1号专利申请中描述的以及以上简要描述的测试系统1具有数个优势，其中实现使用用于通孔10的电测试的传统型测试设备，事实上，其通过接触焊盘6与测试电路14配合，因而防止与通孔(其具有甚至小于10微米的直径)的小尺寸以及它们之间减小的相互分开距离有联系的约束，并且此外防止由测试设备的探测器22对相同通孔10的可能损害。
发明内容
本发明的目的是提供一种用于测试半导体材料的本体中的通孔的系统，其将构成在之前所述的系统上的改进。
因此，根据本发明，测试系统和对应的制造工艺如所附权利要求中所限定被提供。
附图说明
为了更好地理解本发明，现在仅通过非限制性示例并参照附图描述其优选实施方式，其中：
图1是用于测试已知类型的通孔的系统的示意截面；
图2是图1的测试系统的示意表示；
图3a至图3e示出了在用于在图1的测试系统中形成通孔和对应的集成测试结构的制造工艺的相继步骤中穿过半导体材料的本体的截面；
图4是在用于获得通孔和对应的集成测试结构的制造工艺的变体中穿过半导体材料的本体的截面；
图5示出了图1的测试系统的一部分的截面，在其中突出显示可能的缺陷；
图6示出了图5的系统的等效电路，在其中突出显示可能的缺陷；
图7根据本发明的一个方面示出了用于测试通孔的系统的一部分的截面；
图8a至图12a根据第一实施方式示出了在用于获得图7的测试系统的制造工艺的相继步骤中穿过半导体材料的本体的截面；
图8b至图12b示出了与图8a至图12a的工艺步骤对应的俯视图；
图13a至图16a根据第二实施方式示出了在用于获得测试系统的制造工艺的相继步骤中穿过半导体材料的本体的截面；
图13b至图16b示出了与图13a至图16a的工艺步骤对应的俯视图；
图17和图18根据所述第二实施方式示出了在用于获得测试系统的制造工艺的最终步骤中穿过半导体材料的本体的截面；以及
图19a和图19b分别在截面和俯视图中示出了在制造工艺的中间步骤中测试系统的不同实施方式。
具体实施方式
本发明源于本申请人的以下认识，关于现有技术所描述的测试系统1具有一些使其优势不能充分利用的缺点。
具体而言，微电子掩埋结构8的掺杂区域20和衬底3之间的PN结固有地具有反向饱和电流IS，反向饱和电流IS的值可以与被测试器件中存在的可能缺陷确定的漏电流相当。因此，该反向饱和电流IS的存在可能掩盖可能缺陷的漏电流，以至电测试过程将不能检测可能缺陷的存在。
通过示例，图5和图6是由于反向饱和电流IS的存在而可能无法由测试系统1检测的一些缺陷的示意例示，并且具体而言：第一缺陷，由27a标出，这是由于测试电路14和衬底3(设置在参考电压处，例如接地)之间的非期望的(电阻性或者电容性)耦合而引起；第二缺陷，由27b标出，这是由于用于测试电路14和通孔10之间的电连接的线路与衬底3之间的非期望的耦合而引起；以及第三缺陷，由27c标出，这是由于通孔10和衬底3之间的非期望的耦合而引起，该耦合是由于穿过绝缘区域12侧向绝缘的损失而导致。
如以下将具体讨论的那样，本发明的一个方面整体构思掩埋在通孔10下面的PN结的反向饱和电流IS的减小，以此方式使得反向饱和电流IS将不会掩盖由于被测试器件中的可能缺陷而引起的漏电流(即，以此方式使得其与漏电流不相当，例如其降低一个量级)。
具体而言，出于该目的提出减小测试电流I渡越的PN结的面积。事实上，用已知方式，PN结的反向饱和电流IS由以下表达式给出IS＝JS·AD
其中JS是结的反向饱和电流密度，以已知方式取决于掺杂剂的浓度，而AD是结的面积，限定为在与测试电流I的流动横切的水平面xy中导出的第一近似值。
给定相同的反向饱和电流密度JS，结面积AD的减小，因而确定反向饱和电流IS中对应的减小。
图7示出了通孔(再次由10标出)和对应的微电子掩埋结构(再次由18标出)，它们被提供用于电测试相同的通孔10(图7仅示出了测试系统1的与用于理解本发明相关的一部分；对于测试系统1的未示出的其它部分，可以整体引用之前已经关于第WO2011/101393A1号专利申请所描述的内容，因为它们基本相似)。
具体而言，除了被设置为与相同通孔10的导电区域11侧向接触外，通孔10的绝缘区域12在该实例中也设置在导电区域11下面，从而限定其除中央部分之外的底端10b，在该中央部分中不存在绝缘区域。在对应于该中央部分的区域中，反而存在导电区域11的垂直突出部(由30标出)。
掺杂区域20设置在该中央部分下面，与垂直突出部30接触，从而限定与衬底3的微电子掩埋结构18的PN结。通过掺杂区域20在水平面xy上的延伸限定为第一近似值(忽略PN结的侧向表面)的结面积AD基本对应于前述中央部分的延伸，并且因而小于通孔10的导电区域11在相同水平面xy上的表面(注意被比较的表面按两个平行表面设置)；具体而言，结面积AD包含于导电区域11的对应表面的1％和90％之间，并且优选5％和50％之间，例如结面积AD等于该表面的10％，并且无论如何是有利地小，同样对应的反向饱和电流IS也小。
现在描述用于制造通孔10和对应的微电子掩埋结构18(至少包括掺杂区域20)的工艺的第一实施方式。
具体地，在图8a和图8b中示出的第一步骤中，在本体2的外部表面(例如对应于覆盖在衬底3上的多层5的外表面5a)上形成掩膜层35(例如包括适当图案化的光刻胶)。随后执行穿过掩膜层35的化学刻蚀，用于去除衬底3的表面部分(以及多层5的覆盖部分的表面部分)并且在衬底3内限定基本具有圆柱形状以及期望的深度的沟槽或者孔36(注意沟槽的几何形状并不认为是限制性的)。
接下来(图9a、图9b)，由绝缘材料(诸如氧化物、电介质材料或者聚合物)的涂层经由适当的工艺整体覆盖沟槽36的内壁(并且尤其是对应的侧面和底表面)，该工艺例如热氧化工艺或者化学气相沉积(CVD)。例如通过化学机械抛光(CMP)操作去除可能形成在外表面5a顶部的绝缘材料。在该工艺步骤结束时，在沟槽36中因而形成绝缘涂层38，其具有空心圆柱构造，具有基部38a和侧壁38b。
接下来(图10a、图10b)，贯穿绝缘涂层38的基部38a的厚度在其局部部分处开出孔39，例如关于基部38a设置在中央部分。具体而言，如将在下文清楚呈现，该局部部分和所得孔39的延伸确定随后将形成的PN结的面积AD的延伸。
为了获得如此局部化的材料的选择性去除(应当记起整个通孔10的直径甚至可能小于10微米)，本发明的一个方面构思使用定向在沟槽36内并且通过透镜系统41适当聚焦的激光束40。在经由激光烧蚀选择性去除材料之后，可以构思对可能多余的碎片的去除处理，例如经由适当的化学清洗工艺清洁。
接下来(图11a、图11b)，例如经由高温扩散或者经由离子注入并且随后热退火来执行对衬底3的在孔39下面的部分的掺杂，以获得掺杂区域20(例如具有与衬底3的掺杂类型相反的N型掺杂)的形成。由于掺杂剂的侧向扩散，掺杂区域20在孔39下面并且部分地在绝缘涂层38的基部38a下面侧向延伸，假定水平延伸大于孔39的直径(具体而言，在截面上具有直径大于孔39的直径的基本圆形构造)。无论如何，孔39的尺寸按以下方式设计，使得如之前所限定的那样，结面积AD的期望尺寸参数随后将被满足。
接下来(图12a、图12b)，使用例如CVD工艺或者电镀工艺，使用导电材料(诸如例如铝、多晶硅、铜或者钨)完全填充沟槽36，以便形成通孔10的导电区域11并且具体而言是填充孔39并与掺杂区域20接触的垂直突出部30，从而提供通孔10与微电子掩埋结构18之间的电接触。
根据一个变体，在使用的材料对于集成在本体2中的电路可能是污染源因而可能损害其正确操作的情形下，可以使用起阻挡作用并且阻止该污染现象的已知的合适材料，诸如氮化钽(TaN)。例如，在导电区域11和绝缘区域12之间可以存在阻挡层(在任何附图中未示出)，也接触掺杂区域20。
因而在该工艺结束时，提供了导电材料的通孔10，其在侧向经由绝缘区域11并且在竖直方向经由相同绝缘区域11与衬底3绝缘，并且通孔10的限制在中央的局部部分经由在掺杂区域20和衬底3之间形成的PN结与衬底3绝缘。具体而言，通孔10串联连接至半导体二极管(由掺杂区域20和衬底3之间的PN结形成)，该二极管设置为在衬底3中与垂直突出部30在其底端10b处直接接触。
如之前在图7中示出，在形成通孔10结束时，在通孔10的顶端10a未被设计为在多层5的前表面5a处并且一般而言在本体2的外表面处接触接触焊盘6的情形中，可以在顶端10a上生长多层5的一个或者多个层。
制造工艺的第二实施方式与上述第一实施方式不同在于：其并不构思用于形成通孔10和对应的微电子掩埋结构18的任何掩蔽和刻蚀步骤。
具体地，图13a和图13b示出的该工艺的第一步骤中，也通过激光束40(由适当的光学系统适当聚焦并朝着本体2定向)去除材料来提供沟槽36(或者孔)，该激光系统例如透镜系统41(在该实例中，沟槽36的内壁在该情形下可以关于垂直方向z倾斜，并且相同的沟槽可以具有截头锥形(frusto-conical)构造，而非如第一实施方式中基本为圆柱形)。再次，在选择性去除材料的步骤之后，可以有利地构思例如通过化学清洗工艺对已经被挖的表面的清洁步骤，用于去除可能的碎片。根据一个变体，可以使用处理以消除由于激光的操作引起的任何可能的晶格缺陷，诸如例如化学刻蚀或者热退火。
随后该工艺以之前已针对第一实施方式所描述的方式完全相同的方式继续进行。为此，关于图14至图18示出随后的步骤，但是没有再次具体描述。仅强调以下事实，图15a中示出的工艺步骤中，通过适当调整透镜系统41的配置，相同的激光束40可以有利地在沟槽36的底部处形成孔39。
现在描述测试系统1的不同实施方式，具体而言关于通孔10和对应的微电子掩埋结构18。该变体要求对对应的制造工艺的修改，其对于本领域技术人员来说是完全明显的(并且为此，其在本文将不具体描述)。
具体而言，对于要求电测试的每个通孔10，该变体构思形成多个微电子掩埋结构18，以此方式获得冗余的配置以用于执行电测试。有利地，同样在被提供的一个或者多个微电子掩埋结构18有缺陷的情形下，例如由于与制造工艺关联的问题(例如，由于待形成的结构的减小的尺寸)，由于冗余的配置其在任何情形下将可能以与之前已经描述的形式基本相似的形式执行通孔10的电测试。
具体地，并且关于图19a和图19b，提供了与通孔(再次由10标出)的底端10b接触的多个掺杂区域20，优选地彼此之间以相同距离设置，在该示例中示出4个掺杂区域20并且在水平面xy上布置在交叉的端部处。在该实例中，衬底3中制成的沟槽36具有圆柱环的构造，在其内部限定了衬底3的圆柱部分(由45标出)。具体而言，这里的制造工艺构思选择性去除绝缘涂层38的在沟槽36的底部处的基部38a的材料，以便限定与掺杂区域20个数相等的多个孔39。同样在该实例中，应当注意沟槽36的几何形状无论如何都不被认为是限制性的。
该测试系统和对应的制造工艺的优势由上述描述而清楚。
具体而言，再次强调微电子掩埋结构18的PN结的反向饱和电流IS的减小使得能够更可靠地实施电测试操作，从而降低了相同反向饱和电流IS掩盖与通孔10和/或集成在半导体材料的本体2中的对应的测试电路14有关的缺陷存在的风险。
所描述的制造工艺(具体而言，通过使用激光烧蚀技术)证明是特别简单和快速的，尤其减少了掩蔽和刻蚀工艺的数目。就此而言，在将要提供给每个裸片的通孔10的数目并不非常高的情形下(非常高时，带有用于初始形成沟槽36的有关的单个掩蔽和刻蚀步骤的第一实施方式反而可能证明是更有利的)，第二实施方式可能更有利，该第二实施方式构思完全没有用于获得通孔10和对应的测试结构的掩蔽工艺。
最后，在不背离如所附权利要求中所限定的本发明的范围的前提下，可以对本文已经描述和示出的内容进行修改和变化是清楚的。
具体而言，测试电路14的微电子掩埋结构18可以关于到目前为止所描述的内容变化(无论如何，包括设置在待测的通孔10和衬底3之间的至少一个掺杂区域20，以便限定半导体结，该半导体结经由适当的偏置将确保其在给定操作条件中的电绝缘)。在备选实施方式中(本文未示出)，例如微电子掩埋结构18可以构思垂直型或者侧向型的BJT。
此外，根据本发明的测试电路14可以被配置成用于评估通孔10的其它电学参数；例如，可以测试通孔10与通孔10被集成在其中的衬底3的电绝缘，以便检测朝着衬底3的泄露的存在。在该实例中，测试电路14例如可以被配置成使其实现应用于测试微电子掩埋结构18的半导体二极管的电压以便使其处于反向偏置，以及检测朝着衬底3的损失的数量。

Claims (15)

1.一种用于制造测试系统(1)的工艺，所述测试系统(1)被配置成对在垂直方向(z)上至少部分地穿过包括半导体材料的本体(2)的衬底(3)延伸的至少一个通孔(10)执行电测试，所述工艺包括在所述本体(2)中集成电测试电路(14)的步骤，所述电测试电路(14)电耦合至所述通孔(10)以及由所述本体(2)承载的用于朝着外部电连接的电连接元件(6)，所述电测试电路(14)被配置成实现通过所述电连接元件(6)检测所述通孔(10)的至少一个电学参数，并且包括集成在所述衬底(3)中的微电子掩埋结构(18)，以此方式限定在所述电连接元件(6)和在所述衬底(3)内的所述通孔(10)之间的电路径；其中所述集成步骤包括步骤：
提供穿过所述本体(2)的至少一个沟槽(36)；
在所述沟槽(36)的底部上形成所述微电子掩埋结构(18)的至少一个第一掺杂掩埋区域(20)，具有与所述衬底(3)的掺杂相反的掺杂，以便与所述衬底(3)形成半导体结，当正向偏置所述半导体结时限定所述电路径；以及
导电区域(11)至少部分地填充所述沟槽(36)以便形成所述第一通孔(10)，所述第一通孔(10)具有掩埋在所述衬底(3)内的并且不能从所述本体(2)的外部访问的第一端(10b)，所述第一端(10b)至少部分地与所述第一掺杂掩埋区域(20)接触，
其特征在于，所述形成至少一个第一掺杂掩埋区域(20)的步骤包括：形成所述半导体结，其具有小于所述导电区域(11)的在与所述垂直方向(z)横切的水平面(xy)中的表面的面积的结面积(AD)。
2.根据权利要求1所述的工艺，其中所述结面积(AD)包含于所述导电区域(11)的所述表面的面积的1％和90％之间，并且优选地5％和50％之间。
3.根据权利要求2所述的工艺，其中所述结面积(AD)等于所述导电区域(11)的所述表面的面积的10％。
4.根据前述任意一项权利要求所述的工艺，其中所述集成步骤包括：在所述沟槽(36)内形成绝缘材料的涂层(38)；并且用局部方式去除在所述沟槽(36)的底部上所述绝缘材料，以便生成穿过所述涂层(38)的至少一个第一孔(39)；并且其中所述形成至少一个第一掺杂掩埋区域(20)的步骤包括通过所述第一孔(39)引入掺杂剂原子。
5.根据权利要求4所述的工艺，其中所述局部去除的步骤包括在所述沟槽(36)内定向激光束(40)并且通过聚焦装置(41)聚焦所述激光束(40)，用于选择性去除所述绝缘材料并且形成所述第一孔(39)。
6.根据权利要求5所述的工艺，其中所述提供至少一个沟槽(36)的步骤包括使用所述激光束(40)以用于挖掘所述衬底(3)的表面部分；并且其中所述局部去除的步骤包括通过所述聚焦装置(41)修改所述激光束(40)的聚焦，在此之后为挖掘所述衬底(3)的表面部分的步骤。
7.根据前述任意一项权利要求所述的工艺，包括在所述沟槽(36)的所述底部上形成又一掺杂掩埋区域(20)，其具有与所述衬底(3)的掺杂相反的掺杂，以此方式与所述衬底(3)形成又一半导体结，每个半导体结被单独设计为当其被正向偏置时限定所述电路径。
8.根据权利要求7所述的工艺，其中所述沟槽(36)具有环形构造，并且其中所述掺杂掩埋区域(20)被布置为在所述水平面(xy)上彼此之间等距离。
9.一种测试系统(1)，被配置成对在垂直方向(z)上至少部分地穿过包括半导体材料的本体(2)的衬底(3)延伸的至少一个通孔(10)执行电测试，所述测试系统(1)包括集成在所述本体(2)中的电测试电路(14)，电耦合至所述通孔(10)以及由所述本体(2)承载的用于朝着外部电连接的电连接元件(6)，所述电测试电路(14)被配置成实现通过所述电连接元件(6)检测所述通孔(10)的至少一个电学参数并且包括集成在所述衬底(3)中的微电子掩埋结构(18)，以便限定在所述电连接元件(6)和在所述衬底(3)内的所述通孔(10)之间的电路径；其中所述微电子掩埋结构(18)包括至少一个第一掺杂掩埋区域(20)，其与所述通孔(10)的掩埋在所述衬底(3)内的并且不能从所述本体(2)的外部访问的第一端(10b)至少部分地接触，所述第一掺杂掩埋区域(20)具有与所述衬底(3)相反的掺杂，以便与所述衬底(3)形成半导体结，该半导体结被设计为当其被正向偏置时限定所述电路径，
其特征在于，所述半导体结具有小于所述导电区域(11)的在与所述垂直方向(z)横切的水平面(xy)中的表面的面积的结面积(AD)。
10.根据权利要求9所述的系统，其中所述结面积(AD)包含于所述导电区域(11)的所述表面的面积的1％和90％之间，优选地5％和50％之间。
11.根据权利要求10所述的系统，其中所述结面积(AD)等于所述导电区域(11)的所述表面的面积的10％。
12.根据权利要求9至11中任意一项所述的系统，其中所述通孔(10)包括导电材料的中央区域(11)和绝缘涂层(12)，所述绝缘涂层(12)被布置成将所述中心区域(11)与所述衬底(3)完全侧向分开，并且在底部处除了至少一个第一区域之外与所述衬底(3)分开，其中所述通孔(10)的突出部(30)穿过所述绝缘涂层(12)并且与所述第一掺杂掩埋区域(20)接触。
13.根据权利要求12所述的系统，其中所述第一掺杂掩埋区域(20)在所述突出部(30)下面延伸，并且在所述绝缘涂层(12)的基部(38a)下面部分地侧向延伸。
14.根据权利要求9至13中任意一项所述的系统，其中所述微电子掩埋结构(18)包括又一掺杂掩埋区域(20)，每个所述掺杂掩埋区域(20)与所述通孔(10)的所述第一端(10b)至少部分地接触，并且具有与所述衬底(3)的掺杂相反的掺杂，以便与所述衬底(3)形成相应的半导体结，该半导体结被设计为当其被正向偏置时限定所述电路径。
15.根据权利要求9至14中任意一项所述的系统，其中所述微电子掩埋结构(18)限定以下二者中至少一个：沿着所述电路径串联连接至所述通孔(10)的半导体二极管；以及侧向的或者垂直的晶体管，所述掺杂掩埋区域(20)构成所述晶体管的电流传导端子。
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