CN106910723B - 半导体封装件和制造该半导体封装件的方法 - Google Patents

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Abstract

提供了一种半导体封装件和制造该半导体封装件的方法。半导体封装件包括:基板;至少一个芯片,设置在基板上;包封层,设置在基板上并包封所述至少一个芯片;以及至少一个网格部,设置在包封层中,并且包括由第一肋和第二肋限定的多个开口的主体部分。

Description

半导体封装件和制造该半导体封装件的方法
本申请是申请日为2015年7月29日、申请号为201510454059.2、题为“半导体封装件和制造该半导体封装件的方法”的专利申请的分案申请。
技术领域
本发明的示例性实施例涉及半导体封装领域,具体地讲,涉及一种半导体封装件和制造该半导体封装件的方法。
背景技术
目前,在半导体封装件中,由于半导体封装件内的各元件的热膨胀系数(Coefficient of ThermalExpansion,CTE)不同,因此会导致该半导体封装件发生翘曲现象,继而影响后续的基板的贴装工艺和切割工艺。例如,当利用诸如环氧树脂的包封材料在基板上对半导体芯片进行包封时,会因包封材料的热膨胀和收缩而导致半导体封装件发生翘曲。
图1是示出了根据现有技术的半导体封装件的翘曲的示意性剖视图,图2是示出了根据现有技术的半导体封装件的翘曲的另一示意性剖视图。
参照图1和图2,图1和图2分别示出了在将芯片(未示出)贴装到基板110上并在基板110和芯片上形成包封层130之后,半导体封装件在室温下的封装状态。包封基板110和芯片的包封层130通常在相对高的温度下固化,使得在该固化步骤期间实际上将基板110加热至该温度下。在这样的温度下,热膨胀系数不同的基板101、芯片和包封层103彼此结合,因此在温度降至室温时,包封层130的收缩会导致基板110沿其上安装了芯片的表面凹进(参见图1)的方向的翘曲,或者会导致基板110沿其上安装了芯片的表面凸起(参见图2)的方向的翘曲。
此外,随着半导体封装件的日渐轻薄化,半导体封装件的翘曲问题也越来越严重。因此,需要一种新的翘曲解决方案。
发明内容
为了解决现有技术中存在的上述问题,本发明的示例性实施例的目的在于提供一种改进的半导体封装件和制造该半导体封装件的方法。
根据本发明的实施例,提供了一种半导体封装件,所述半导体封装件包括:基板;至少一个芯片,设置在基板上;包封层,设置在基板上并包封所述至少一个芯片;以及网格部,设置在包封层中,并且包括由第一肋和第二肋限定的多个开口的主体部分。
网格部可以具有刚性和/或导电性。
网格部的主体部分的数量可以为多个,多个主体部分彼此分隔开并沿着与基板平行的方向布置,并且彼此相邻的主体部分的开口可以交错布置。
网格部还可以包括从基板向主体部分延伸并固定到第一肋和/或第二肋上的多个支撑部分。
所述包封层可以包括环氧树脂。
芯片与基板可以通过凸块或键合线电连接。
所述键合线可以为金线。
根据本发明的另一实施例,提供了一种制造半导体封装件的方法,所述方法包括:准备贴装有芯片的基板;在基板的其上贴装有芯片的表面上设置网格部,并使网格部的主体部分位于芯片之上;以及在基板上形成包封层以包封芯片和网格部,其中,网格部包括由第一肋和第二肋限定的多个开口的主体部分。
网格部还可以包括从基板向主体部分延伸并固定到第一肋和/或第二肋上的多个支撑部分,以使网格部的主体部分位于芯片之上。
根据本发明的再一实施例,提供了一种制造半导体封装件的方法,所述方法包括:准备贴装有芯片的基板;将贴装有芯片的基板设置在第二包封基底上,将网格部设置在与第二包封基底相对的第一包封基底上并使网格部面对芯片;以及在第一包封基底和第二包封基底之间的基板上形成包封层,以包封芯片和网格部,其中,网格部包括由第一肋和第二肋限定的多个开口的主体部分。
网格部还可以包括从基板向主体部分延伸并固定到第一肋和/或第二肋上的多个支撑部分。
如上所述,在半导体封装件中,通过在包封层中形成网格部,将包封层分割为具有若干个块的结构,限制了包封层的膨胀,从而降低了半导体封装件的翘曲。另外,由于网格部具有刚性和/或导电性,因此能够减少半导体封装件的信号干扰,增强半导体封装件的机械强度,并且改善半导体封装件的散热性。
附图说明
通过以下结合附图对实施例的描述,这些和/或其它方面将变得清楚且更容易理解,在附图中:
图1是示出了根据现有技术的半导体封装件的翘曲的示意性剖视图;
图2是示出了根据现有技术的半导体封装件的翘曲的另一示意性剖视图;
图3是示出了根据本发明的示例性实施例的半导体封装件的结构示意图;
图4是示出了图3中的部分A的网格部的透视图;
图5是示出了网格部包括多个主体部分的半导体封装件的图;
图6A至图6C是示出了根据本发明的示例性实施例的制造半导体封装件的方法的剖视图;
图7A至图7C是示出了根据本发明的另一示例性实施例的制造半导体封装件的方法的剖视图。
具体实施方式
现在将参照附图更充分地描述本发明的实施例,在附图中示出了本发明的示例性实施例。然而,本发明可以以许多不同的形式实施,而不应被解释为局限于在此阐述的实施例;相反,提供这些实施例使得本公开将是彻底的和完整的,并且这些实施例将向本领域的普通技术人员充分地传达本发明的实施例的构思。在下面详细的描述中,通过示例的方式阐述了多处具体的细节,以提供对相关教导的充分理解。然而,本领域技术人员应该清楚的是,可以实践本教导而无需这样的细节。在其它情况下,以相对高的层次而没有细节地描述了公知的方法、步骤、组件和电路,以避免使本教导的多个方面不必要地变得模糊。附图中的同样的标号表示同样的元件,因此将不重复对它们的描述。在附图中,为了清晰起见,可能会夸大层和区域的尺寸和相对尺寸。
现在将在下文中参照附图更充分地描述本发明。
图3是示出了根据本发明的示例性实施例的半导体封装件100的结构示意图。
参照图3,根据本发明的当前实施例的半导体封装件100包括:基板110;芯片120,设置在基板110上;包封层130,设置在基板110上并包封芯片120;网格部140,布置在包封层130中。
根据本发明的半导体封装件100的基板110可以采用本领域常用的材料制成,在此不作特别限定。如图3所示,根据本发明的实施例的芯片120可以通过键合线150(例如,金线)与基板110电连接,然而,本发明不限于此,例如,也可以通过在芯片120和基板110之间设置凸块,以实现芯片120与基板110之间的电连接。根据本发明的示例性实施例,包封层130设置在基板110的其上贴附有芯片120的表面上并包封芯片120,从而保护芯片120免受外部环境(例如,湿气和/或空气)的影响,并使芯片120与外部绝缘。另外,包封层130可以包括环氧树脂,然而本发明并不限于此。
下面将参照图4和图5详细描述本发明的半导体封装件100的网格部140的结构。
图4是示出了图3中的部分A的网格部的透视图。图5是示出了网格部包括多个主体部分的半导体封装件的图。
参照图4,本发明的示例性实施例的半导体封装件100的网格部140可以包括主体部分141和用于支撑主体部分141的支撑部分142。
主体部分141包括第一肋1411、与第一肋相交的第二肋1412以及由第一肋1411和第二肋1412限定的开口1413。多个第一肋1411相对于彼此平行,且其排列方式为在各第一肋1411之间隔开相等的间隔。第一肋1411在第一方向(例如,图4的Y方向)上延伸。多个第二肋1412相对于彼此平行,且其排列方式为在各第二肋1412之间隔开相等的间隔。第二肋1412可以在第二方向(例如,图4的X方向)上延伸。第一肋1411和第二肋1412彼此相交以形成多个开口1413,如图4所示。
支撑部分142从基板110的其上形成有芯片120的表面向主体部分141延伸并固定到主体部分141的第一肋1411和/或第二肋1412上,从而支撑主体部分141,以使主体部分141位于包封层130中。另外,相邻支撑部分142之间的间隔可以大于将要形成在基板110上的芯片120的长度,即相邻的支撑部分142之间可以设置一个芯片120,然而,本发明并不限于此,例如,相邻的支撑部分142之间也可以设置两个或更多个芯片。支撑部分142的高度(即从基板110的其上形成有芯片120的表面到主体部分141之间的距离)可以大于设置在基板110上的芯片120的厚度,然而,本发明不限于此,例如,只要能够保证被支撑部分142支撑的主体部分141位于包封层130中的任何适合的长度即可。
根据本发明的示例性实施例,通过在包封层130中形成具有多个开口的网格部140,将包封层130分割成具有若干个块的结构,限制了包封层130的膨胀,从而减小了半导体封装件的翘曲。
根据本发明的示例性实施例,如图5所示,网格部140还可以包括多个主体部分141。多个主体部分141彼此分隔开并沿着与基板110平行的方向布置,并且彼此相邻的主体部分141的开口还可以在与基板110垂直的方向上交错地布置。通过将彼此相邻的网格部的主体部分的开口交错布置,使得包封层被分割成具有更多个独立的块的结构,从而进一步限制包封层的膨胀,改善半导体包封层的翘曲。另外,根据本发明的示例性实施例,可以将多个主体部分141形成为一体,只要满足多个主体部分在与基板垂直的方向上彼此分隔开预定距离即可。
当网格部140包括多个主体部分时,多个支撑部分142位于基板110和靠近将要形成在基板110上的芯片120的主体部分141之间,并且支撑部分142从基板110的其上形成有芯片120的表面向主体部分141延伸并固定到主体部分141的第一肋和/或第二肋上,从而支撑多个主体部分141,以使多个主体部分141均位于包封层130中。
根据本发明的示例性实施例,网格部130可以由具有刚性和/或导电的材料制成。通过由具有导电材料制成的网格部130可以在接地之后起到信号屏蔽的作用。通过由具有刚性材料制成的网格部130可以增加半导体封装件的机械强度。而且考虑到网格部具有较好的导热性,能够提高半导体封装件的散热性。
下面将参照图6A至图6C来详细地描述制造根据本发明的示例性实施例的半导体封装件的方法。
图6A至图6C是示出了根据本发明的示例性实施例的制造半导体封装件的方法的剖视图。
参照图6A,首先,准备贴装有芯片120的基板110,其中,芯片120通过键合线150与基板110连接。具体地讲,将芯片120贴装在事先准备好的基板110上,然后使芯片120与基板110通过键合线150连接,以实现芯片120与基板110之间的电连接。
接下来,参照图6B,在基板110的其上贴装有芯片120的表面上设置网格部140,并使网格部140的主体部分141位于芯片120之上。具体地讲,可以通过将网格部140的支撑部分142粘附在基板110的其上贴装有芯片120的表面上,从而使网格部140的主体部分141位于芯片120之上。
然后,参照图6C,在基板110上形成包封层130以包封芯片120和网格部140,从而形成半导体封装件100。具体地讲,可以将诸如环氧树脂的包封材料注入到基板110上并使其固化,从而包封芯片120和网格部140。
在参照图6A至图6C描述的制造根据本发明的具有网格部的半导体封装件的方法中,本领域技术人员可以选用常用方法或手段来完成其它步骤。
下面将参照图7A至图7C来详细地描述制造根据本发明的另一示例性实施例的半导体封装件的方法。
图7A至图7C是示出了根据本发明的另一示例性实施例的制造半导体封装件的方法的剖视图。
参照图7A,首先,准备贴装有芯片120的基板110,其中,芯片120通过键合线150与基板110连接。具体地讲,将芯片120贴装在事先准备好的基板110上,然后使芯片120与基板110通过键合线150连接,以实现芯片120与基板110之间的电连接。
接下来,参照图7B,将贴装有芯片120的基板110设置在第二包封基底2上,将网格部140设置在与第二包封基底2相对的第一包封基底1上并使网格部140面对芯片120。根据本发明的示例性实施例,可以将网格部140的支撑部分142与基板110接触,从而使网格部140面对芯片120。根据本发明的示例性实施例,可以通过定位孔将网格部定位并固定在第一包封基底1上,从而将网格部设置在第一包封基底1上。根据本发明的示例性实施例,第一包封基底1和第二包封基底2可以是后续执行真空注入包封材料时所使用的基底。
然后,参照图7C,在第一包封基底1和第二包封基底2之间的基板110上形成包封层130,以包封芯片120和网格部140,从而形成半导体封装件100。具体地讲,可以将诸如环氧树脂的包封材料注入到基板110上并使其固化,从而包封芯片120和网格部140。
在参照图7A至图7C描述的制造根据本发明的具有网格部的半导体封装件的方法中,本领域技术人员可以选用常用方法或手段来完成其它步骤。
在本发明的半导体封装件中,通过在包封层中设置网格部,可以将包封层分割成具有若干个块的结构,限制了包封层的膨胀,从而降低了半导体封装件的翘曲。
另外,由于网格部具有刚性和/或导电性,因此能够减少半导体封装件的信号干扰,增强半导体封装件的机械强度,并且改善了半导体封装件的散热性。
虽然已经参照本发明的示例性实施例具体地示出并描述了本发明,但是本领域普通技术人员将理解,在不脱离如所附权利要求和它们的等同物所限定的本发明的精神和范围的情况下,可以在此做出形式和细节上的各种改变。应当仅仅在描述性的意义上而不是出于限制的目的来考虑实施例。因此,本发明的范围不是由本发明的具体实施方式来限定,而是由权利要求书来限定,该范围内的所有差异将被解释为包括在本发明中。

Claims (10)

1.一种半导体封装件,其特征在于所述半导体封装件包括:
基板;
至少一个芯片,设置在基板上;
包封层,设置在基板上并包封所述至少一个芯片;以及
网格部,设置在包封层中,并且包括由第一肋和第二肋限定的多个开口的主体部分,
其中,网格部包括多个主体部分,所述多个主体部分彼此分隔开并在与基板垂直的方向上堆叠。
2.根据权利要求1所述的半导体封装件,其特征在于网格部具有刚性和/或导电性。
3.根据权利要求1所述的半导体封装件,其特征在于多个主体部分彼此分隔开并沿着与基板平行的方向布置,并且彼此相邻的主体部分的开口交错布置。
4.根据权利要求1所述的半导体封装件,其特征在于网格部还包括从基板向主体部分延伸并固定到第一肋和/或第二肋上的多个支撑部分。
5.根据权利要求1所述的半导体封装件,其特征在于所述包封层包括环氧树脂。
6.根据权利要求1所述的半导体封装件,其特征在于芯片与基板通过凸块或键合线电连接。
7.一种制造半导体封装件的方法,其特征在于所述方法包括:
准备贴装有芯片的基板;
在基板的其上贴装有芯片的表面上设置网格部,并使网格部的主体部分位于芯片之上;以及
在基板上形成包封层以包封芯片和网格部,
其中,网格部的主体部分包括由第一肋和第二肋限定的多个开口,
其中,网格部包括多个主体部分,所述多个主体部分彼此分隔开并在与基板垂直的方向上堆叠。
8.根据权利要求7所述的方法,其特征在于网格部还包括从基板向主体部分延伸并固定到第一肋和/或第二肋上的多个支撑部分,以使网格部的主体部分位于芯片之上。
9.一种制造半导体封装件的方法,其特征在于所述方法包括:
准备贴装有芯片的基板;
将贴装有芯片的基板设置在第二包封基底上,将网格部设置在与第二包封基底相对的第一包封基底上并使网格部面对芯片;以及
在第一包封基底和第二包封基底之间的基板上形成包封层,以包封芯片和网格部,
其中,网格部包括由第一肋和第二肋限定的多个开口的主体部分,
其中,网格部包括多个主体部分,所述多个主体部分彼此分隔开并在与基板垂直的方向上堆叠。
10.根据权利要求9所述的方法,其特征在于网格部还包括从基板向主体部分延伸并固定到第一肋和/或第二肋上的多个支撑部分。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128766A (zh) * 2019-12-20 2020-05-08 江苏长电科技股份有限公司 一种改善翘曲的封装方法
CN111465169A (zh) * 2020-03-25 2020-07-28 万安裕维电子有限公司 一种防翘曲pcb板
CN113345846B (zh) * 2021-06-03 2022-03-22 长鑫存储技术有限公司 封装结构及用于制造封装结构的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1849052A (zh) * 2005-04-05 2006-10-18 鸿富锦精密工业(深圳)有限公司 电磁干扰屏蔽封装体及其制程
US20110169150A1 (en) * 2010-01-13 2011-07-14 Advanced Semiconductor Engineering, Inc. Semiconductor Package with Single Sided Substrate Design and Manufacturing Methods Thereof
CN102347305A (zh) * 2011-10-24 2012-02-08 上海凯虹科技电子有限公司 引线框架的阵列结构
CN103715150A (zh) * 2012-09-30 2014-04-09 申宇慈 芯片帽及戴有芯片帽的倒装芯片封装

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166772A (en) * 1991-02-22 1992-11-24 Motorola, Inc. Transfer molded semiconductor device package with integral shield
US6707168B1 (en) * 2001-05-04 2004-03-16 Amkor Technology, Inc. Shielded semiconductor package with single-sided substrate and method for making the same
US6627987B1 (en) * 2001-06-13 2003-09-30 Amkor Technology, Inc. Ceramic semiconductor package and method for fabricating the package
US7122891B2 (en) * 2003-12-23 2006-10-17 Intel Corporation Ceramic embedded wireless antenna
US7787250B2 (en) * 2007-12-28 2010-08-31 Universal Scientific Industrial (Shanghai) Co., Ltd. Metallic cover of miniaturization module
JP5633210B2 (ja) * 2010-06-28 2014-12-03 富士通セミコンダクター株式会社 半導体装置
US8293572B2 (en) * 2011-01-20 2012-10-23 ADL Engineering Inc. Injection molding system and method of chip package
US9237647B2 (en) * 2013-09-12 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with through molding via

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1849052A (zh) * 2005-04-05 2006-10-18 鸿富锦精密工业(深圳)有限公司 电磁干扰屏蔽封装体及其制程
US20110169150A1 (en) * 2010-01-13 2011-07-14 Advanced Semiconductor Engineering, Inc. Semiconductor Package with Single Sided Substrate Design and Manufacturing Methods Thereof
CN102347305A (zh) * 2011-10-24 2012-02-08 上海凯虹科技电子有限公司 引线框架的阵列结构
CN103715150A (zh) * 2012-09-30 2014-04-09 申宇慈 芯片帽及戴有芯片帽的倒装芯片封装

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