KR900003262B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

Info

Publication number
KR900003262B1
KR900003262B1 KR1019870004242A KR870004242A KR900003262B1 KR 900003262 B1 KR900003262 B1 KR 900003262B1 KR 1019870004242 A KR1019870004242 A KR 1019870004242A KR 870004242 A KR870004242 A KR 870004242A KR 900003262 B1 KR900003262 B1 KR 900003262B1
Authority
KR
South Korea
Prior art keywords
trench
polysilicon
forming
manufacturing
capacitor
Prior art date
Application number
KR1019870004242A
Other languages
English (en)
Other versions
KR880013247A (ko
Inventor
송주호
한대희
강긍원
Original Assignee
삼성전자 주식회사
강진구
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 강진구 filed Critical 삼성전자 주식회사
Priority to KR1019870004242A priority Critical patent/KR900003262B1/ko
Priority to GB08808824A priority patent/GB2205993A/en
Priority to DE3812621A priority patent/DE3812621A1/de
Priority to JP63091865A priority patent/JPS63299263A/ja
Priority to FR888805041A priority patent/FR2614731B1/fr
Priority to NL8801030A priority patent/NL8801030A/nl
Publication of KR880013247A publication Critical patent/KR880013247A/ko
Application granted granted Critical
Publication of KR900003262B1 publication Critical patent/KR900003262B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Abstract

내용 없음.

Description

반도체 장치의 제조방법
제 1 도는 이상적으로 트렌치가 형성된 트렌치 캐패시터.
제 2 (a)-(b) 도는 언더컬 현상이 발생한 트렌치로 형성한 종래의 트렌치 캐패시터.
제 3 (a)-(e) 도는 본 발명의 트렌치 캐패시터 제조공정도.
본 발명은 트렌치 캐패시터를 사용한 고용량 메모리셀의 제조방법에 관한 것으로 특히 메모리셀의 트렌치 캐패시터 제조방법에 관한 것이다.
반도체 메모리 기술분야에 있어서 메모리 용량을 증가시키기 위해 하나의 칩상에 메모리셀의 수를 증가시키는데 많은 노력을 기울이고 있으며, 이와같은 목적을 달성하기 위해 제한된 칩이 표면상에 다수의 메모리셀이 형성되는 메모리셀 어레이의 면적을 최소화하는 것이 중요하므로 메모리셀의 면적을 최소로 하기 위해서 1트랜지스터, 1캐패시터의 메모리셀을 사용하여 왔다. 이 경우 메모리셀에서 리드신호(Read Signal)의 잡음비 및 소프트 에러(Soft error)에 의한 신뢰성 정도를 높이기 위하여 캐패시터가 소정용량을 가지게 하기 위해서는 셀의 면적중 대부분을 캐패시터가 점유하게 되어 메가비트(Mega bit)급 디램(DRAM ; Dynamic Random Access memory) 셀에서는 캐패시터 영역 축소에 한계를 가져오게 되었다.
이와같은 메모리셀의 문제점을 달성하기 위해서 메가비트급 반도체에 집적회로에서는 캐패시터의 표면면적을 줄이면서 실효 캐패시터 영역을 증대시키는 트렌치 캐패시터(Trench capacitor)를 사용한 트렌치 메모리셀이 사용되고 있다.
트렌치 캐패시터의 제조방법은 시리콘 기판상부에 트렌치 형성을 위한 산화막 패턴을 형성하고 이방성 에칭을 실시하여 트렌치를 형성한 후 트렌치 내부벽면에 산화막을 성장시키고 통상의 LPCVD(Low Pressuye Chamical Vapor Deposition)법으로 트렌치를 폴리실리콘을 채우고 나서 폴리실리콘을 에치백(Etch back)하여 표면을 평탄하게 만든후 다시 폴리실리콘 전극 패턴을 형성하는 것이다.
제 1 도는 모오스형 트렌치 캐패시터의 모습을 도시한 것으로써 이방성 에칭시 언더컷(Undercut) 현상이 없는 이상적인 경우를 보인 것이다. 그러나 통상적으로 트렌치 형성시 트렌치가 형성된 다음에 트렌치 모서리 부분을 둥글게 하기 위한 에칭작업이 있게 되며 이때 트렌치 모서리가 둥글게 됨과 동시에 트렌치 벽면에 언더컷 현상이 생기게 된다.
제 2 도는 종래 언더컷 현상이 있는 트렌치로 트렌치 캐패시터를 형성한 경우를 도시한 것으로써 언더컷 현상이 생긴 트렌치에 LPCVD법으로 폴리실리콘을 채우게 되면 상기 LPCVD법이 표면에 똑같은 두께로 도포되는 특성으로 인하여 트렌치 내부에 빈곳(Void)이 생기게 되고 뒤이어 실행하는 에치백시에 트렌치 내부가 비어있는 결함이 드러나서 상기 빈곳으로 에칭시 사용하는 화학물질이 들어가서 제거되지 않는 문제가 있다.
따라서 본 발명의 목적은 언더컷 현상이 발생된 트렌치에서도 폴리실리콘 도포시 트렌치 내부가 비는 결함이 생기지 않는 트렌치 캐패시터의 제조방법을 제공함에 있다.
따라서 상기와 같은 목적을 달성하기 위한 본 발명은 실리콘 기판에 이방성 에칭으로 제 1 트랜치를 형성하는 제 1 공정과, 상기 형성된 트렌치 벽면에 캐패시터 절연막을 성장시킨 후 제 1 폴리실리콘을 도포하여 제 2 트렌치를 형성하는 제 2 공정과, 상기 제 1 폴리실리콘을 에치백하여 제 3 트렌치를 형성하는 제 3 공정과, 상기 형성된 제 3트렌치에 제 2 폴리실리콘을 도포하는 제 4 공정과, 상기 형성된 제 2 폴리실리콘을 에치백하고 나서 제 3 폴리실리콘 전극을 형성하는 제 5 공정으로 이루어짐을 특징으로 한다.
제 3(a)-(e) 도는 본 발명 트렌치 캐패시터의 제조공정도로서 이하 도면을 참조하여 실시예를 들어 상세히 설명한다.
제 3(a) 도는 실리콘 기판(10)에 이방성 에칭으로 제 1 트랜치(12)를 형성하는 공정으로서, 실리콘 기판(10)상에 마스키용 산화막(11)을 성장시키고 포토레지스트를 도포한 후 통상의 사진식각법으로 실리콘기판(10)상에 트렌치 패턴을 형성하고, BCl35-25 SCCM(Standard Cubic Centimeter), Cl230-55 SCCM, 압력은 10-3-mTorr, 전압은 -200- -300V의 직류전원을 하는 에칭조건으로 반응성 이온 에칭하여 제 1 트렌치(12)를 형성한다.
제 3(b) 도는 상기 형성된 트렌치 벽면에 캐패시터 절연막(13)을 성장시킨 후 제 1 폴리실리콘(14)을 도포하는 공정도로서, 상기 공정에서 형성된 트렌치(12)에 통상의 열산화법으로 150-250Å의 캐패시터 산화막(13)을 성장시킨 후 LPCVD법으로 트렌치 개구부 폭이 0.3-0.4배 두께의 제 1 폴리실리콘(14)을 형성시킨다. 이 공정시에 제 1 폴리실리콘은 실리콘 표면에 따라 균일하게 도포되므로 제 2 트렌치(15)는 제 1 트렌치 형성시 발생된 언더컷 현상이 그대로 유지되어 있다.
제 3(c) 도는 상기 제 1 폴리실리콘(14)을 에치백하여 제 3 트렌치(16)을 형성하는 공정으로서, 상기 공정에서 제 1 폴리실리콘(14)을 도포한 후, He 45-60 SCCM, SF6 170-18 SCCM, 압력은 800-950mTorr, 전력은 45-55watt의 에칭조건으로 에치백하여 개구부폭의 0.2-0.3배 두께의 폴리실리콘을 에칭해낸다. 이 공정시 형성된 제 3 트렌치(16)는 제 1 트렌치에서의 언더컬 현상이 나타나지 않게 된다.
상기 제 3(c) 도에서 에치백에 의해 확장되는 개구부의 폭은 상기 에치백에 사용되는 에천트(etchant)의 농도와 에칭시간등을 조절하여 조정할 수 있다.
제 3(d) 도는 상기 형성된 제 3 트렌치(16)에 제 2 폴리실리콘(17)을 도포하는 공정으로서, 상기 공정에서 형성된 제 3 트렌치(16)에 LPCVD법으로 트렌치 개구부의 0.6-0.8배 두께의 폴리실리콘을 도포하게 되며 이 공정시에 트렌치의 내부가 빈곳이 없이 완전히 채워지게 된다.
제 3(e) 도는 상기 형성된 트렌치 상부에 제 3 폴리실리콘(18) 전극을 형성하는 공정으로서, 상기 공정에서 형성되어 있는 제 2 폴리실리콘(17)을 상기 제 3 공정에서와 같은 조건으로 에치백하여 소자표면을 평탄화시키고, LPCVD법으로 제 3 폴리실리콘(18)을 도포하여 전극패턴을 형성한다.
상술한 바와같은 본 발명은 제 1 폴리실리콘을 도포하고 다시 에치백하여 제 3트랜치를 형성한 후 제 2 폴리실리콘으로 트렌치를 완전히 채움으로써 언더컷 현상이 발생된 트렌치에서 종래에 폴리실리콘 도포시 발생하던 트렌치 내부가 미는 결함을 제거할 수 있다.

Claims (3)

  1. 트렌치 캐패시터의 제조방법에 있어서, 실리콘 기판(10)상에 산화막(11)을 형성하고 이방성 에칭으로 트랜치(12)을 형성하는 제 1 공정과, 상기 제 1 공정의 트렌치(12)이 측변에 캐패시터 절연막(13)을 형성하고 소정 두께의 폴리실리콘(14)을 형성하는 제 2 공정과, 상기 제 2 공정의 폴리실리콘(14)을 에치백하여 상기 제 1 공정의 트렌치(12) 벽면 언더컷 현상과 무관한 트렌치(16)를 형성하는 제 3공정과, 상기 제 3 공정에서 형성된 트렌치(16)에 폴리실리콘(17)을 채우는 제 4 공정과, 상기 제 4 공정의 폴리실리콘(17)을 에치백하여 실리콘 기판을 평탄화한 후 폴리실리콘 전극(18)을 형성하는 제 5 공정으로 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
  2. 상기 제 1 항의 제 1 공정에 있어서, 트렌치의 에칭조건이 BCl3은 5-25 SCCM, Cl3는 30-55 SCCM, 압력은 10-3-mTorr, 전압은 직류로 -200- -300V가 됨을 특징으로 하는 반도체 장치의 제조방법.
  3. 상기 제 1 항의 제 2 공정에 있어서, 폴리실리콘의 두께는 상기 제 1 공정에서 형성된 트렌치 개구부 폭이 0.3-0.4배가 됨을 특징으로 하는 반도체 장치의 제조방법.
KR1019870004242A 1987-04-30 1987-04-30 반도체 장치의 제조방법 KR900003262B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1019870004242A KR900003262B1 (ko) 1987-04-30 1987-04-30 반도체 장치의 제조방법
GB08808824A GB2205993A (en) 1987-04-30 1988-04-14 Method of manufacturing a trench capacitor
DE3812621A DE3812621A1 (de) 1987-04-30 1988-04-15 Verfahren zum herstellen eines grabenkondensators, beispielsweise fuer speicherzellen
JP63091865A JPS63299263A (ja) 1987-04-30 1988-04-15 半導体装置の製造方法
FR888805041A FR2614731B1 (fr) 1987-04-30 1988-04-15 Procede de fabrication d'un condensateur en tranchee pour circuit integre
NL8801030A NL8801030A (nl) 1987-04-30 1988-04-21 Productiemethode voor een groefcondensator.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019870004242A KR900003262B1 (ko) 1987-04-30 1987-04-30 반도체 장치의 제조방법

Publications (2)

Publication Number Publication Date
KR880013247A KR880013247A (ko) 1988-11-30
KR900003262B1 true KR900003262B1 (ko) 1990-05-12

Family

ID=19261098

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870004242A KR900003262B1 (ko) 1987-04-30 1987-04-30 반도체 장치의 제조방법

Country Status (6)

Country Link
JP (1) JPS63299263A (ko)
KR (1) KR900003262B1 (ko)
DE (1) DE3812621A1 (ko)
FR (1) FR2614731B1 (ko)
GB (1) GB2205993A (ko)
NL (1) NL8801030A (ko)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5681968A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of semiconductor device
DE3045922A1 (de) * 1980-12-05 1982-07-08 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von strukturen von aus siliziden oder aus silizid-polysilizium bestehenden schichten durch reaktives sputteraetzen
US4450042A (en) * 1982-07-06 1984-05-22 Texas Instruments Incorporated Plasma etch chemistry for anisotropic etching of silicon
DE3315719A1 (de) * 1983-04-29 1984-10-31 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von strukturen von aus metallsiliziden bzw. silizid-polysilizium bestehenden doppelschichten fuer integrierte halbleiterschaltungen durch reaktives ionenaetzen
JPS6079737A (ja) * 1983-10-05 1985-05-07 Nec Corp 半導体装置の製造方法
JPS60126861A (ja) * 1983-12-13 1985-07-06 Fujitsu Ltd 半導体記憶装置
JPS61288460A (ja) * 1985-06-17 1986-12-18 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置およびその製造方法
US4714520A (en) * 1985-07-25 1987-12-22 Advanced Micro Devices, Inc. Method for filling a trench in an integrated circuit structure without producing voids
US4801988A (en) * 1986-10-31 1989-01-31 International Business Machines Corporation Semiconductor trench capacitor cell with merged isolation and node trench construction

Also Published As

Publication number Publication date
FR2614731A1 (fr) 1988-11-04
JPH0520908B2 (ko) 1993-03-22
GB8808824D0 (en) 1988-05-18
NL8801030A (nl) 1988-11-16
JPS63299263A (ja) 1988-12-06
KR880013247A (ko) 1988-11-30
GB2205993A (en) 1988-12-21
DE3812621A1 (de) 1988-11-17
FR2614731B1 (fr) 1992-01-03

Similar Documents

Publication Publication Date Title
US5068199A (en) Method for anodizing a polysilicon layer lower capacitor plate of a DRAM to increase capacitance
US5138411A (en) Anodized polysilicon layer lower capacitor plate of a dram to increase capacitance
US5656536A (en) Method of manufacturing a crown shaped capacitor with horizontal fins for high density DRAMs
US6255682B1 (en) Trench DRAM cells with self-aligned field plate
US20020121673A1 (en) Methods of forming an isolation trench in a semiconductor, methods of forming an isolation trench in a surface of a silicon wafer, methods of forming an isolation trench-isolated transistor, trench-isolated transistor, trench isolation structures formed in a semiconductor, memory cells and DRAMs
US6188096B1 (en) DRAM cell capacitor having increased trench capacitance
JP3607444B2 (ja) 半導体装置のキャパシタ製造方法
US5759894A (en) Method for forming a DRAM capacitor using HSG-Si
GB2238428A (en) Capacitors in DRAM cells
US5411911A (en) Process for producing DRAM semiconductor devices
KR900003262B1 (ko) 반도체 장치의 제조방법
KR20000040458A (ko) 반도체 소자의 격리영역 형성방법
US5234854A (en) Method for manufacturing semiconductor device
KR100195188B1 (ko) 반도체메모리장치의 제조방법
KR0183728B1 (ko) 반도체장치의 캐패시터 및 그 제조방법
US5923972A (en) DRAM cell capacitor fabrication method
US5932115A (en) Method of manufacturing a crown shape capacitor
US5837575A (en) Method for forming a DRAM capacitor
KR0155769B1 (ko) 반도체 메모리장치의 커패시터 제조방법
JP3007305B2 (ja) 半導体装置の電荷貯蔵電極コンタクトホール形成方法
KR930004345B1 (ko) 적층캐패시터 구조의 전하저장전극 제조방법
KR970000226B1 (ko) 반도체 소자의 캐패시터 제조방법
KR960013644B1 (ko) 캐패시터 제조방법
KR930010113B1 (ko) Dram소자의 개패시터 및 그 제조방법
KR0136920B1 (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050407

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee