JPS63299263A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS63299263A
JPS63299263A JP63091865A JP9186588A JPS63299263A JP S63299263 A JPS63299263 A JP S63299263A JP 63091865 A JP63091865 A JP 63091865A JP 9186588 A JP9186588 A JP 9186588A JP S63299263 A JPS63299263 A JP S63299263A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、トレンチキャパシタを用いた高容量メモリセ
ルの製造方法に関し、特にメモリセルのトレンチキャパ
シタ製造方法に関するものである。
半導体メモリの技術分野において、メモリ合口を増加せ
しめるために、一つのチップ上にメモリセルの数を増加
せしめることに多（の努力を傾けており、このような目
的を達成するために、限られたチップの表面上に多数の
メモリセルが形成されるメモリセルアレイの面積を最小
化することが重要であるため、メモリセルの面積を最小
にするために１トランジター、１キヤパシタのメモリセ
ルを使用して来た。
この場合、メモリセルにおいて、リード信号（Ｒｅａｄ
　　Ｓ　１ａｎａｌ　）の雑音比及びソフトエラー＜５
ｏｒｔ　　ｅｒｒｏｒ　＞による信頼性の程度を高める
ために、キャパシタが所定合口を有するようにするため
には、セルの面積のうち大部分をキャパシタが占めるよ
うになり、メガピット（Ｍ　ｅｇａ　　ｃｉｔ）級ディ
ラム（Ｄ　ＲＡ　Ｍ　　Ｄ　ｙｎａｆｆｌｉｃ　　Ｒａ
ｎｄｏｍＡｃｃｅｓｓ　　Ｍｅｉ＋ｏｒｙ　）セルにお
いてキャパシタ領域の縮小に限界を招くようになった。
このようなメモリセルの問題点を解決するために、メガ
ピット級半導体集積回路においては、キャパシタの表面
面積を縮小しつつ実効キャパシタ領域を増大させるトレ
ンチキャパシタ（ＴｒｅｎｃｈＣａｐａｃｉｔｏｒ）を
用いたトレンチメモリセルが使用されている。
トレンチキャパシタの製造方法は、シリコン基板の上部
にトレンチを形成するための酸化膜パターンを形成し、
異方性エツチングを行いトレンチを形成した後、トレン
チの内部壁面に酸化膜を成長サセ、通常＋７）Ｌ　ＰＧ
ＶＤ　（ＬＯＷ　　ＰｒｅｓｓｕｒｅＣｈｅｓ＋１ｃａ
ｌ　　Ｖａｐｏｒ　　Ｄｅｐｏｓｉｔｉｏｎ　）法でト
レンチをポリシリコンに満たした後ポリシリコンをエッ
チバック（Ｅ　ｔｃｈ　　ｂａｃｋ）　Ｌ／て表面が平
坦になるようにつくった後、更にポリシリコンの電極パ
ターンを形成するのである。
第１図は、ＭＯ３型トレンチキャパシタの態様を図示し
たもので、異方性エツチングの際、アンダカット（ＬＪ
　ｎｄｅｒ　　Ｃｕｔ）現象のない理想的な場合を示し
たものである。
しかし、通常においてトレンチ形成の際、トレンチが形
成された後にトレンチの角部分を丸くなるようにするた
めのエツチング作業が行われることになる。この際、ト
レンチの角が丸くなるとともに、トレンチの壁面にアン
ダカット現象が生じるようになる。
第２図は、従来のアンダカット現象の有るトレンチにて
トレンチキャパシタを形成した場合を図示したものであ
り、アンダカット現象が生じたトレンチにＬＰＣＶ法に
てポリシリコンを満たすと、表面に同一厚さで塗布され
る上記しｐｃｖｏ法の有する特性によってトレンチの内
部に空間（Ｖｃｉｄ）が生じるようになり、次いで行わ
れるエッチバックの際にトレンチの内部が空いている欠
陥が現れ、エツチングの際使用する化学物質が上記空間
に入り込み除去されないという問題があった。
従って、本発明の目的はアンダカットの現象が生じたト
レンチにおいてもポリシリコンを塗布する際にトレンチ
の内部が空いている欠陥が生じないトレンチキャパシタ
の製造方法を提供することにある。
従って、上記のごとき目的を達するための本発明は、シ
リコン基板に異方性エツチングで第１トレンチを形成す
る第１工程と、上記形成されたトレンチの壁面にキャパ
シタ絶縁膜を成長させた後、第１ポリシリコンを塗布し
て第２トレンチを形成する第２工程と、上記第１ポリシ
リコンをエッチバックして第３トレンチを形成する第３
工程と、上記形成された第３トレンチに第２ポリシリコ
ンを塗布する第４工程と、上記形成された第２ポリシリ
コンをエッチバックした後第３ポリシリコン電極を形成
する第５工程とからなることを特徴とする特 第３図（Ａ＞乃至同図（Ｅ）は、本発明のトレンチキャ
パシタの製造工程図であり、以下図面を参照し実施例を
挙げて詳細に説明する。
第３図（Ａ）は、シリコン基板１０に異方性エツチング
で第１トレンチ１２を形成する工程であって、シリコン
基板１０上にマスキング用酸化膜１１を成長させ、フォ
トレジストを塗布した後、通常の写真食刻法にてシリコ
ン基板１０上にトレンチパターンを形成し、ＢＣＬ：＋
　、５〜２５ＳＣＣＭ　（Ｓｔａｎｄａｒｄ　　Ｃｕｂ
ｉｃ　　Ｃｅｎｔｉｍｅｔｅｒ　）　、０文２．３０’
−５５ＳＣＣＭ１圧力は１Ｏ−３０１ｔｏｒｒ、電圧は
−２００〜−３００■の直流電源とするエツチング条件
で反応性イオンエツチングを行い、第１トレンチ１２を
形成する。
第３図（Ｂ）は、上記形成されたトレンチの壁面のキャ
パシタ絶縁膜１３を成長させた後、第１ポリシリコン１
４を塗布する工程であって、上記の工程において形成さ
れたトレンチ１２に、通常の熱酸化法にて１００〜２５
０人のキャパシタ酸化膜１３を成長させた後、ＬＰＣＶ
Ｄ法にてトレンチ開口部幅の０．３〜０．４倍の厚さの
第１ポリシリコン１４を形成せしめる。
この工程の際に第１ポリシリコンは、シリコンの表面に
沿って均一に塗布されるため、第２トレンチ１５は第１
トレンチ形成の際に生じたアンダカット現象がそのまま
保持されている。
第３図（Ｃ）は、上記第１ポリシリコン１４をエッチバ
ックして第３トレンチ１６を形成する工程であって、上
記の工程において第１ポリシリコン１４を塗布した後、
）ｌｅ　、４５〜６０８ＣＣＭ。
ＳＦ６．１７０〜１８０ＳＣＣＭ、圧力は８００９５０
１　Ｔｏｒｒ　１電力は４５〜５５ワツトのエツチング
条件でエッチバックして、開口部幅の０゜２〜０．３倍
の厚さのポリシリコンをエツチング除去する。
この工程の際に形成された第３トレンチ１６は第１トレ
ンチからのアンダカット現象が現れないようになる。
第３図（Ｄ）は、上記形成された第３トレンチ１６に第
２ポリシリコン１７を塗布する工程であっで、上記工程
において形成された第３トレンチ１６にＬＰＶＣ法にト
レンチ開口部の０．６〜０゜８倍の厚さのポリシリコン
を塗布することになり、この工程の際にトレンチの内部
が空間が形成されることなく完全に満たされるようにな
る。
第３図（Ｅ）は、上記形成されたトレンチの上部に第３
ポリシリコン１８電極を形成する工程であって、上記工
程において形成される第２ポリシリコン１７を上記第３
工程におけると同様な条件でエッチバックして素子の表
面を平坦化せしめ、ＬＰＣＶＤ法にて第３ポリシリコン
１８を塗布して電極パターンを形成する。
上述したごとき本発明は、第１ポリシリコンを塗布し、
更にエッチバックして第３トレンチを形成した後、第２
ポリシリコンにてトレンチを完全に満たすこ゛とにより
アンダカット現像が発生したトレンチにおいて、従来よ
りポリシリコンを塗布する際発生していたトレンチの内
部が空くという欠陥を除くことができる。
【図面の簡単な説明】
第１図は、理想的にトレンチが形成されたトレンチキャ
パシタ、 第２図（Ａ＞及び同図（Ｂ）は、アンダカット現象が発
生したトレンチで形成した従来のトレンチキャパシタ、 第３図（Ａ＞乃至同図（Ｅ）は、本発明のトレンチキャ
パシタの製造工程図である。

Claims (1)

  1. 【特許請求の範囲】 １、トレンチキュパシタの製造方法において、シリコン
    半導体基板１０上に酸化膜１１を形成し、異方性エッチ
    ングでトレンチ１２を形成する第１工程と、 上記第１工程のトレンチ１２の側辺にキャパシタ絶縁膜
    １３を形成し、所定厚さのポリシリコン１４を形成する
    第２工程と、 上記第２工程のポリシリコン１４をエッチバックして上
    記第１工程のトレンチ１２壁面のアンダカット現象と係
    りのないトレンチ１６を形成する第３工程と、 上記第３工程において形成されたトレンチ１６にポリシ
    リコン１７を満たす第４工程と、 上記第４工程のポリシリコン１７をエッチバックしてシ
    リコン基板を平坦化した後、ポリシリコン電極１８を形
    成する第５工程とからなることを特徴とする半導体装置
    の製造方法。 ２、前記第１工程において、第１トレンチ１２のエッチ
    ング条件がＢＣｌ＿３は５〜２５ＳＣＣＭ、Ｃｌ＿２は
    ３０〜５５ＳＣＣＭ、圧力は１０〜３０ｍＴｏｒｒ、Ｒ
    ＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）バイア
    ス電圧は直流で−２００〜−３００Ｖとなることを特徴
    とする請求項（１）記載の半導体装置の製造方法。 ３、前記第２工程において、ポリシリコンの厚さは、上
    記第１工程において形成されたトレンチの開口部幅の０
    ．３〜０．４倍となることを特徴とする請求項（１）記
    載の半導体装置の製造方法。 ４、前記第３工程において、第１ポリシリコン１４の厚
    さは、トレンチの開口部幅の０．２〜０．３倍となるこ
    とを特徴とする請求項（１）記載の半導体装置の製造方
    法。 ５、前記第４工程において、第２ポリシリコン１７の厚
    さはトレンチの開口部幅の０．６〜０．８倍となること
    を特徴とする請求項（１）記載の半導体装置の製造方法
    。 ６、前記ポリシリコンのエッチング条件がＨｅ、４５〜
    ６０ＳＣＣＭ、ＳＦ＿６、１７０〜１８０ＳＣＣＭ、圧
    力８００〜９５０ｍＴｏｒｒ、電力４５〜５５Ｗとなる
    ことを特徴とする請求項（４）記載の半導体装置の製造
    方法。
JP63091865A 1987-04-30 1988-04-15 半導体装置の製造方法 Granted JPS63299263A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1987-4242 1987-04-30
KR1019870004242A KR900003262B1 (ko) 1987-04-30 1987-04-30 반도체 장치의 제조방법

Publications (2)

Publication Number Publication Date
JPS63299263A true JPS63299263A (ja) 1988-12-06
JPH0520908B2 JPH0520908B2 (ja) 1993-03-22

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ID=19261098

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JP63091865A Granted JPS63299263A (ja) 1987-04-30 1988-04-15 半導体装置の製造方法

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KR (1) KR900003262B1 (ja)
DE (1) DE3812621A1 (ja)
FR (1) FR2614731B1 (ja)
GB (1) GB2205993A (ja)
NL (1) NL8801030A (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5681968A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of semiconductor device
DE3045922A1 (de) * 1980-12-05 1982-07-08 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von strukturen von aus siliziden oder aus silizid-polysilizium bestehenden schichten durch reaktives sputteraetzen
US4450042A (en) * 1982-07-06 1984-05-22 Texas Instruments Incorporated Plasma etch chemistry for anisotropic etching of silicon
DE3315719A1 (de) * 1983-04-29 1984-10-31 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von strukturen von aus metallsiliziden bzw. silizid-polysilizium bestehenden doppelschichten fuer integrierte halbleiterschaltungen durch reaktives ionenaetzen
JPS6079737A (ja) * 1983-10-05 1985-05-07 Nec Corp 半導体装置の製造方法
JPS60126861A (ja) * 1983-12-13 1985-07-06 Fujitsu Ltd 半導体記憶装置
JPS61288460A (ja) * 1985-06-17 1986-12-18 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置およびその製造方法
US4714520A (en) * 1985-07-25 1987-12-22 Advanced Micro Devices, Inc. Method for filling a trench in an integrated circuit structure without producing voids
US4801988A (en) * 1986-10-31 1989-01-31 International Business Machines Corporation Semiconductor trench capacitor cell with merged isolation and node trench construction

Also Published As

Publication number Publication date
KR880013247A (ko) 1988-11-30
JPH0520908B2 (ja) 1993-03-22
NL8801030A (nl) 1988-11-16
FR2614731A1 (fr) 1988-11-04
GB2205993A (en) 1988-12-21
GB8808824D0 (en) 1988-05-18
DE3812621A1 (de) 1988-11-17
KR900003262B1 (ko) 1990-05-12
FR2614731B1 (fr) 1992-01-03

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