JPH08274115A - 接合型電界効果トランジスタ及びその製造方法 - Google Patents
接合型電界効果トランジスタ及びその製造方法Info
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- JPH08274115A JPH08274115A JP10034395A JP10034395A JPH08274115A JP H08274115 A JPH08274115 A JP H08274115A JP 10034395 A JP10034395 A JP 10034395A JP 10034395 A JP10034395 A JP 10034395A JP H08274115 A JPH08274115 A JP H08274115A
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Abstract
(57)【要約】
【目的】 ゲート長を容易に短縮することができ、さら
にゲート寄生抵抗とゲート寄生容量の両方を低減化して
素子の高性能化を図ることができる接合型電界効果トラ
ンジスタ及びその製造方法を提供すること。 【構成】 第１導電型のチャネル層(i-GaAsチャネル層1
03)上に形成された第１導電型の電子供給層(n-AlGaAs電
子供給層105)上に、第２導電型のゲート層(P+-GaAsゲー
ト層109)が設けられた接合型電界効果トランジスタにお
いて、前記ゲート層(109)は、基板より垂直に立ち上が
っている下側部分とチャネル長方向に両側に張り出した
上側部分とを有し、その断面形状がＴ字型もしくはＹ字
型をなしている構造を有する接合型電界効果トランジス
タ。
にゲート寄生抵抗とゲート寄生容量の両方を低減化して
素子の高性能化を図ることができる接合型電界効果トラ
ンジスタ及びその製造方法を提供すること。 【構成】 第１導電型のチャネル層(i-GaAsチャネル層1
03)上に形成された第１導電型の電子供給層(n-AlGaAs電
子供給層105)上に、第２導電型のゲート層(P+-GaAsゲー
ト層109)が設けられた接合型電界効果トランジスタにお
いて、前記ゲート層(109)は、基板より垂直に立ち上が
っている下側部分とチャネル長方向に両側に張り出した
上側部分とを有し、その断面形状がＴ字型もしくはＹ字
型をなしている構造を有する接合型電界効果トランジス
タ。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体を用いた
接合型電界効果トランジスタ及びその製造方法に関し、
特に、ゲート長を容易に短縮することができ、さらにゲ
ート寄生抵抗とゲート寄生容量の両方を低減化して素子
の高性能化を図ることのできる接合型電界効果トランジ
スタ及びその製造方法に関する。
接合型電界効果トランジスタ及びその製造方法に関し、
特に、ゲート長を容易に短縮することができ、さらにゲ
ート寄生抵抗とゲート寄生容量の両方を低減化して素子
の高性能化を図ることのできる接合型電界効果トランジ
スタ及びその製造方法に関する。
【０００２】
【従来の技術】GaAs、InPなどに代表される化合物半導
体を用いた接合型電界効果トランジスタ(JFET)は、チャ
ネル電流を変調するゲート部分にｐｎ接合を用いている
ため、高ゲート耐圧特性を持つという特徴がある。従っ
て、この接合型電界効果トランジスタのゲート長を短縮
することができれば、超高速で、かつ、高出力な素子が
実現できるものと期待されている。
体を用いた接合型電界効果トランジスタ(JFET)は、チャ
ネル電流を変調するゲート部分にｐｎ接合を用いている
ため、高ゲート耐圧特性を持つという特徴がある。従っ
て、この接合型電界効果トランジスタのゲート長を短縮
することができれば、超高速で、かつ、高出力な素子が
実現できるものと期待されている。
【０００３】図８は、特開昭62-293779号公報にて提案
された接合型電界効果トランジスタの製造方法(以下
“従来法”という)を説明ための図であって、工程Ａ〜
Ｄからなる製造工程順断面図である。
された接合型電界効果トランジスタの製造方法(以下
“従来法”という)を説明ための図であって、工程Ａ〜
Ｄからなる製造工程順断面図である。
【０００４】従来法では、まず、図８工程Ａに示すよう
に、半絶縁性InP基板301上に、ｎ−InPチャネル層303、
In0.81Ga0.19As0.41P0.59からなるｐ-InGaAsP層309ａを
順次成長させる。次に、図８工程Ｂに示すように、クロ
ム-金からなる金属層を堆積し、通常のフォトリソグラ
フィ技術によってストライプパターンの第１ゲート電極
311ａを形成する。
に、半絶縁性InP基板301上に、ｎ−InPチャネル層303、
In0.81Ga0.19As0.41P0.59からなるｐ-InGaAsP層309ａを
順次成長させる。次に、図８工程Ｂに示すように、クロ
ム-金からなる金属層を堆積し、通常のフォトリソグラ
フィ技術によってストライプパターンの第１ゲート電極
311ａを形成する。
【０００５】続いて、図８工程Ｃに示すように、この第
１ゲート電極311ａをマスクとして、ｐ-InGaAsP層309ａ
を、硫酸：水：過酸化水素水＝3：1：1からなるエッチ
ング液でエッチングし、ｐ-InGaAsPゲート層309を形成
する。このとき、第１ゲート電極311ａをゲート層より
ひさし状に張り出させる。その後、図８工程Ｄに示すよ
うに、金・ゲルマニウム・ニッケルを蒸着し不要部分を
リフトオフして、第２ゲート電極311ｂと、これに自己
整合されたソース電極313とドレイン電極315を形成す
る。
１ゲート電極311ａをマスクとして、ｐ-InGaAsP層309ａ
を、硫酸：水：過酸化水素水＝3：1：1からなるエッチ
ング液でエッチングし、ｐ-InGaAsPゲート層309を形成
する。このとき、第１ゲート電極311ａをゲート層より
ひさし状に張り出させる。その後、図８工程Ｄに示すよ
うに、金・ゲルマニウム・ニッケルを蒸着し不要部分を
リフトオフして、第２ゲート電極311ｂと、これに自己
整合されたソース電極313とドレイン電極315を形成す
る。
【０００６】
【発明が解決しようとする課題】上述した従来の接合型
電界効果トランジスタでは、短ゲート化を進めるにつれ
て、ゲート層を構成している半導体結晶層と金属ゲート
電極との接触面積が小さくなり、ゲート寄生抵抗が増加
するという問題が発生する。また、半導体結晶層のエッ
チングによりゲート層を形成する従来の接合型電界効果
トランジスタの製造方法では、高い寸法精度のゲート層
の形成が困難であるという問題点があった。
電界効果トランジスタでは、短ゲート化を進めるにつれ
て、ゲート層を構成している半導体結晶層と金属ゲート
電極との接触面積が小さくなり、ゲート寄生抵抗が増加
するという問題が発生する。また、半導体結晶層のエッ
チングによりゲート層を形成する従来の接合型電界効果
トランジスタの製造方法では、高い寸法精度のゲート層
の形成が困難であるという問題点があった。
【０００７】さらに、ゲート層をエッチングで形成する
従来例では、図９（従来例の問題点を説明するための電
界効果型トランジスタの構造断面図）に示されるよう
に、ゲート層の側面に、半導体結晶層のある一方向の結
晶面だけが表出し、断面がＶ字型のゲート層(図９に示
すｐ-InGaAsPゲート層309ｃ)が形成されてしまう場合が
ある。このことは、ゲート長のばらつきを増大させるだ
けでなく、ゲート電極と半導体基板表面との間に発生す
る寄生容量CPを増大させる原因となる。（なお、図９中
の符号は、前記の309ｃを除いて前記図８と同じである
ので、その説明を省略する。）
従来例では、図９（従来例の問題点を説明するための電
界効果型トランジスタの構造断面図）に示されるよう
に、ゲート層の側面に、半導体結晶層のある一方向の結
晶面だけが表出し、断面がＶ字型のゲート層(図９に示
すｐ-InGaAsPゲート層309ｃ)が形成されてしまう場合が
ある。このことは、ゲート長のばらつきを増大させるだ
けでなく、ゲート電極と半導体基板表面との間に発生す
る寄生容量CPを増大させる原因となる。（なお、図９中
の符号は、前記の309ｃを除いて前記図８と同じである
ので、その説明を省略する。）
【０００８】本発明は、従来技術の上記欠点、問題点に
鑑み成されたものであって、その目的とするところは、
寄生抵抗及び寄生容量の両方が低い接合型電界効果トラ
ンジスタ及びその製造方法を提供することにあり、さら
に、短ゲート長のゲート層を高い精度で形成しうる接合
型電界効果トランジスタの製造方法を提供することにあ
る。
鑑み成されたものであって、その目的とするところは、
寄生抵抗及び寄生容量の両方が低い接合型電界効果トラ
ンジスタ及びその製造方法を提供することにあり、さら
に、短ゲート長のゲート層を高い精度で形成しうる接合
型電界効果トランジスタの製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明に係る接合型電界
効果トランジスタ及びその製造方法は、第１導電型のチ
ャネル層上又は電子供給層上に、第２導電型のゲート層
を選択的エピタキシャル成長によりＴ字型あるいはＹ字
型に形成することを特徴とし、これにより前記の従来技
術の欠点、問題点を解決したものである。
効果トランジスタ及びその製造方法は、第１導電型のチ
ャネル層上又は電子供給層上に、第２導電型のゲート層
を選択的エピタキシャル成長によりＴ字型あるいはＹ字
型に形成することを特徴とし、これにより前記の従来技
術の欠点、問題点を解決したものである。
【００１０】即ち、本発明に係る接合型電界効果トラン
ジスタは、第１導電型のチャネル層(103、203)上又は該
チャネル層(103、203)上に形成された第１導電型の電子
供給層(105、205)上に、第２導電型のゲート層(109、20
9)が設けられた接合型電界効果トランジスタにおいて、
前記ゲート層(109、209)は、基板より垂直に立ち上がっ
ている下側部分とチャネル長方向に両側に張り出した上
側部分とを有し、その断面形状がＴ字型もしくはＹ字型
をなしていること、を要旨としている。
ジスタは、第１導電型のチャネル層(103、203)上又は該
チャネル層(103、203)上に形成された第１導電型の電子
供給層(105、205)上に、第２導電型のゲート層(109、20
9)が設けられた接合型電界効果トランジスタにおいて、
前記ゲート層(109、209)は、基板より垂直に立ち上がっ
ている下側部分とチャネル長方向に両側に張り出した上
側部分とを有し、その断面形状がＴ字型もしくはＹ字型
をなしていること、を要旨としている。
【００１１】また、本発明に係る接合型電界効果トラン
ジスタの製造方法は、(1) (100)面を主面とする半絶縁
性半導体基板上に、第１導電型のチャネル層又は第１導
電型のチャネル層及び第１導電型の電子供給層を形成す
る工程、(2) 全面に第１の絶縁膜を堆積する工程、(3)
前記第１の絶縁膜を選択的に除去して、後に形成される
ゲート層のゲート幅方向が［01-1］方向となるようにゲ
ート層形成領域に開口を形成する工程、(4) 露出した基
板面上に、第２導電型の半導体を前記第１の絶縁膜の膜
厚よりも高く選択的にエピタキシャル成長させ、一部が
前記第１の絶縁膜上に延在するゲート層を形成する工
程、を含むことを要旨としている。
ジスタの製造方法は、(1) (100)面を主面とする半絶縁
性半導体基板上に、第１導電型のチャネル層又は第１導
電型のチャネル層及び第１導電型の電子供給層を形成す
る工程、(2) 全面に第１の絶縁膜を堆積する工程、(3)
前記第１の絶縁膜を選択的に除去して、後に形成される
ゲート層のゲート幅方向が［01-1］方向となるようにゲ
ート層形成領域に開口を形成する工程、(4) 露出した基
板面上に、第２導電型の半導体を前記第１の絶縁膜の膜
厚よりも高く選択的にエピタキシャル成長させ、一部が
前記第１の絶縁膜上に延在するゲート層を形成する工
程、を含むことを要旨としている。
【００１２】
【実施例】次に、本発明の実施例について図１〜図７を
参照して詳細に説明する。なお、図１〜図３は本発明の
第１の実施例を、図４〜図７は本発明の第２の実施例を
それぞれ説明するための図である。
参照して詳細に説明する。なお、図１〜図３は本発明の
第１の実施例を、図４〜図７は本発明の第２の実施例を
それぞれ説明するための図である。
【００１３】［第１の実施例］図１は、本発明の第１の
実施例を示す接合型電界効果トランジスタの構造断面図
である。図１に示されるように、本実施例によるトラン
ジスタでは、(100)面を主面とする半絶縁性GaAs基板101
上に、ｉ−GaAsチャネル層103(厚さ：20nm)、ｎ−AlGaA
s電子供給層105(厚さ：35nm、キャリア密度：2×1018cm
-3)が順次形成されており、その上に幅100nmの開口を持
つ厚さ150nmのSiON絶縁膜107が形成されている。
実施例を示す接合型電界効果トランジスタの構造断面図
である。図１に示されるように、本実施例によるトラン
ジスタでは、(100)面を主面とする半絶縁性GaAs基板101
上に、ｉ−GaAsチャネル層103(厚さ：20nm)、ｎ−AlGaA
s電子供給層105(厚さ：35nm、キャリア密度：2×1018cm
-3)が順次形成されており、その上に幅100nmの開口を持
つ厚さ150nmのSiON絶縁膜107が形成されている。
【００１４】そして、そのSiON絶縁膜107の開口内に
は、Ｔ字型断面形状を持つｐ+−GaAsゲート層109(高
さ：300nm、キャリア密度：1.5×1020cm-3)の垂直部分
が、そのゲート幅方向が［011］方向となるように形成
されている。また、ｐ+−GaAsゲート層109のSiON絶縁膜
107上の部分は、順メサ形状(上辺が短辺となる台形形
状)をなして形成されている。このｐ+−GaAsゲート層10
9上には、このゲート層に自己整合的に形成されたAuGe
／Ni／Auからなるゲート電極111が被着されており、さ
らに、ｎ−AlGaAs電子供給層105上には、このゲート電
極111に対して自己整合的に形成された、AuGe／Ni／Au
からなるソース電極113及びドレイン電極115が被着され
ている。
は、Ｔ字型断面形状を持つｐ+−GaAsゲート層109(高
さ：300nm、キャリア密度：1.5×1020cm-3)の垂直部分
が、そのゲート幅方向が［011］方向となるように形成
されている。また、ｐ+−GaAsゲート層109のSiON絶縁膜
107上の部分は、順メサ形状(上辺が短辺となる台形形
状)をなして形成されている。このｐ+−GaAsゲート層10
9上には、このゲート層に自己整合的に形成されたAuGe
／Ni／Auからなるゲート電極111が被着されており、さ
らに、ｎ−AlGaAs電子供給層105上には、このゲート電
極111に対して自己整合的に形成された、AuGe／Ni／Au
からなるソース電極113及びドレイン電極115が被着され
ている。
【００１５】［第１の実施例の製造方法］次に、図２及
び図３を参照して、前記図１に示した第１の実施例の接
合型電界効果トランジスタの製造方法について説明す
る。なお、図２及び図３は、この製造法を説明するため
の図であって、このうち図２は、工程Ａ〜Ｆからなる製
造工程順断面図であり、図３は、図２に続く工程Ｅ〜Ｆ
からなる製造工程順断面図である。
び図３を参照して、前記図１に示した第１の実施例の接
合型電界効果トランジスタの製造方法について説明す
る。なお、図２及び図３は、この製造法を説明するため
の図であって、このうち図２は、工程Ａ〜Ｆからなる製
造工程順断面図であり、図３は、図２に続く工程Ｅ〜Ｆ
からなる製造工程順断面図である。
【００１６】まず、図２工程Ａに示すように、(100)面
を主面とする半絶縁性GaAs基板101上に、MBE(Molecular
Beam Epitaxy：分子線成長)法にて、ｉ−GaAsチャネル
層103(厚さ：20nm)、ｎ−AlGaAs電子供給層105(厚さ：3
5nm、キャリア密度：2×1018cm-3)を順次成長させ、さ
らにこのｎ−AlGaAs電子供給層105上に、プラズマCVD法
にて、膜厚約200nmのSiON絶縁膜107を形成する。
を主面とする半絶縁性GaAs基板101上に、MBE(Molecular
Beam Epitaxy：分子線成長)法にて、ｉ−GaAsチャネル
層103(厚さ：20nm)、ｎ−AlGaAs電子供給層105(厚さ：3
5nm、キャリア密度：2×1018cm-3)を順次成長させ、さ
らにこのｎ−AlGaAs電子供給層105上に、プラズマCVD法
にて、膜厚約200nmのSiON絶縁膜107を形成する。
【００１７】次に、図２工程Ｂに示すように、厚さ約45
0nmのポリメチルメタクリレート(PMMA)レジスト膜108を
形成し、電子線露光法によりパターニングして、後に形
成されるゲート層のゲート幅方向が［01-1］(“-1”は
“1”が上線を有していることを表わす。以下同じ)方向
と平行になるように、ゲート層形成用の開口を形成す
る。続いて、図２工程Ｃに示すように、CF4とH2の混合
ガスを用いてSiON絶縁膜107のドライエッチングを行
い、幅(これによりゲート長が決定される)が約0.1μｍ
の開口107Aを形成する。
0nmのポリメチルメタクリレート(PMMA)レジスト膜108を
形成し、電子線露光法によりパターニングして、後に形
成されるゲート層のゲート幅方向が［01-1］(“-1”は
“1”が上線を有していることを表わす。以下同じ)方向
と平行になるように、ゲート層形成用の開口を形成す
る。続いて、図２工程Ｃに示すように、CF4とH2の混合
ガスを用いてSiON絶縁膜107のドライエッチングを行
い、幅(これによりゲート長が決定される)が約0.1μｍ
の開口107Aを形成する。
【００１８】次に、図２工程Ｄに示すように、PMMAレジ
スト膜108を除去した後、例えばトリメチルガリウム(TM
G)の流量が1cc／min、アルシン(AsH3)の流量が10cc／mi
n、成長ガス圧力が1×10-4Torr、成長温度が600℃の条
件のMOMBE(Metal Organic MBE；有機金属MBE)法にて、
約300nmの高さとなるまでｐ+−GaAsゲート層109(キャリ
ア密度：1.5×1020cm-3)を、ｎ−AlGaAs電子供給層105
上に選択的に成長させる。このとき、ｐ+-GaAsの成長速
度は、結晶面により差があるため、ｐ+−GaAsゲート層1
09は、SiON絶縁膜107上では、自動的に順メサ方向の結
晶面(111)及び(1-1-1)をもって横方向に広がる。この結
果、ｐ+−GaAsゲート層109は、基板に対して垂直に伸び
た下部半導体層部分と、この下部半導体層部分に対して
同じ長さだけ両側に張りだした順メサ形状の上部半導体
層部分を持つ断面Ｔ字型のゲート層となる。
スト膜108を除去した後、例えばトリメチルガリウム(TM
G)の流量が1cc／min、アルシン(AsH3)の流量が10cc／mi
n、成長ガス圧力が1×10-4Torr、成長温度が600℃の条
件のMOMBE(Metal Organic MBE；有機金属MBE)法にて、
約300nmの高さとなるまでｐ+−GaAsゲート層109(キャリ
ア密度：1.5×1020cm-3)を、ｎ−AlGaAs電子供給層105
上に選択的に成長させる。このとき、ｐ+-GaAsの成長速
度は、結晶面により差があるため、ｐ+−GaAsゲート層1
09は、SiON絶縁膜107上では、自動的に順メサ方向の結
晶面(111)及び(1-1-1)をもって横方向に広がる。この結
果、ｐ+−GaAsゲート層109は、基板に対して垂直に伸び
た下部半導体層部分と、この下部半導体層部分に対して
同じ長さだけ両側に張りだした順メサ形状の上部半導体
層部分を持つ断面Ｔ字型のゲート層となる。
【００１９】次に、図３工程Ｅに示すように、ｐ+−GaA
sゲート層109をマスクとして、CF4ガスを用いた異方性
ドライエッチングにより、SiON絶縁膜107を選択的に除
去する。最後に、図３工程Ｆに示すように、AuGe／Ni／
Auのオーミック金属を蒸着し、不要部分をリフトオフす
ることにより、ゲート電極111、ソース電極113及びドレ
イン電極115を、それぞれｐ+-GaAsゲート層109に対して
自己整合的に形成し、熱処理を行って本実施例の接合型
電界効果トランジスタの製作を完了する。
sゲート層109をマスクとして、CF4ガスを用いた異方性
ドライエッチングにより、SiON絶縁膜107を選択的に除
去する。最後に、図３工程Ｆに示すように、AuGe／Ni／
Auのオーミック金属を蒸着し、不要部分をリフトオフす
ることにより、ゲート電極111、ソース電極113及びドレ
イン電極115を、それぞれｐ+-GaAsゲート層109に対して
自己整合的に形成し、熱処理を行って本実施例の接合型
電界効果トランジスタの製作を完了する。
【００２０】［第２の実施例］次に、本発明の第２の実
施例について図４を参照して説明する。図４は、本発明
の第２の実施例を示す接合型電界効果トランジスタの構
造断面図である。
施例について図４を参照して説明する。図４は、本発明
の第２の実施例を示す接合型電界効果トランジスタの構
造断面図である。
【００２１】図４に示すように、本発明の第２の実施例
では、(100)面を主面とする半絶縁性GaAs基板201上に、
ｉ−GaAsチャネル層203(厚さ：20nm)、ｎ−AlGaAs電子
供給層205(厚さ：35nm、キャリア密度：2×1018cm-3)、
ｎ+-GaAsキャップ層206(厚さ：60nm、キャリア密度：4
×1018cm-3)が順次形成されている。また、特にゲート
層形成部分周辺のｎ+-GaAsキャップ層206は、除去され
て、そこにゲートリセス206A(深さ：60nm)が形成されて
いる。
では、(100)面を主面とする半絶縁性GaAs基板201上に、
ｉ−GaAsチャネル層203(厚さ：20nm)、ｎ−AlGaAs電子
供給層205(厚さ：35nm、キャリア密度：2×1018cm-3)、
ｎ+-GaAsキャップ層206(厚さ：60nm、キャリア密度：4
×1018cm-3)が順次形成されている。また、特にゲート
層形成部分周辺のｎ+-GaAsキャップ層206は、除去され
て、そこにゲートリセス206A(深さ：60nm)が形成されて
いる。
【００２２】さらに、本実施例では、半導体基板上に幅
200nmの開口を持つ厚さ250nmのSiO2絶縁膜207が形成さ
れ、その開口内に、ゲート幅方向が［01-1］方向と平行
になるように、Ｙ字型断面形状を持つｐ+-GaAsゲート層
209(高さ：400nm、キャリア密度：1.5×1020cm-3)が形
成されている。そして、このｐ+-GaAsゲート層209上に
は、Ti／Auからなる第１ゲート電極211ａと、AuGe／Ni
／Auからなる第２ゲート電極211ｂとが形成されてお
り、さらにｎ+-GaAsキャップ層206上には、AuGe／Ni／A
uからなるソース電極213及びドレイン電極215が、第
１、第２のゲート電極211ａ、211ｂに自己整合されて形
成されている。
200nmの開口を持つ厚さ250nmのSiO2絶縁膜207が形成さ
れ、その開口内に、ゲート幅方向が［01-1］方向と平行
になるように、Ｙ字型断面形状を持つｐ+-GaAsゲート層
209(高さ：400nm、キャリア密度：1.5×1020cm-3)が形
成されている。そして、このｐ+-GaAsゲート層209上に
は、Ti／Auからなる第１ゲート電極211ａと、AuGe／Ni
／Auからなる第２ゲート電極211ｂとが形成されてお
り、さらにｎ+-GaAsキャップ層206上には、AuGe／Ni／A
uからなるソース電極213及びドレイン電極215が、第
１、第２のゲート電極211ａ、211ｂに自己整合されて形
成されている。
【００２３】［第２の実施例の製造方法］次に、図５〜
図７を参照して、前記図４に示した第２の実施例の接合
型電界効果トランジスタの製造方法について説明する。
なお、図５〜図７は、この製造法を説明するための図で
あって、このうち、図５は工程Ａ〜Ｃからなる製造工程
順断面図、図６は図５に続く工程Ｄ〜Ｆからなる製造工
程順断面図、図７は図６に続く工程Ｇ〜Ｊからなる製造
工程順断面図である。
図７を参照して、前記図４に示した第２の実施例の接合
型電界効果トランジスタの製造方法について説明する。
なお、図５〜図７は、この製造法を説明するための図で
あって、このうち、図５は工程Ａ〜Ｃからなる製造工程
順断面図、図６は図５に続く工程Ｄ〜Ｆからなる製造工
程順断面図、図７は図６に続く工程Ｇ〜Ｊからなる製造
工程順断面図である。
【００２４】まず、図５工程Ａに示すように、(100)面
を主面とする半絶縁性GaAs基板201上に、MBE法により、
ｉ−GaAsチャネル層203(厚さ：20nm)、ｎ−AlGaAs電子
供給層205(厚さ：35nm、キャリア密度：2×1018cm-3)、
ｎ+-GaAsキャップ層206(厚さ：60nm、キャリア密度：4
×1018cm-3)を順次成長させ、続いてこのｎ+-GaAsキャ
ップ層206上に、熱CVD法により、膜厚約300nmのSiO2絶
縁膜207ａを形成する。
を主面とする半絶縁性GaAs基板201上に、MBE法により、
ｉ−GaAsチャネル層203(厚さ：20nm)、ｎ−AlGaAs電子
供給層205(厚さ：35nm、キャリア密度：2×1018cm-3)、
ｎ+-GaAsキャップ層206(厚さ：60nm、キャリア密度：4
×1018cm-3)を順次成長させ、続いてこのｎ+-GaAsキャ
ップ層206上に、熱CVD法により、膜厚約300nmのSiO2絶
縁膜207ａを形成する。
【００２５】次に、図５工程Ｂに示すように、SiO2絶縁
膜207ａ上にフォトレジスト膜208を形成し、光露光法を
用いてこのフォトレジスト膜208をパターンニングし、
これをマスクとして、CF4ガスを用いてSiO2絶縁膜207ａ
のドライエッチングを行い、幅約0.5μｍの開口207Aを
形成する。続いて、このフォトレジスト膜208を除去し
た後、図５工程Ｃに示すように、熱CVD法により全面に
膜厚約300nmのSiO2絶縁膜207ｂを堆積する。
膜207ａ上にフォトレジスト膜208を形成し、光露光法を
用いてこのフォトレジスト膜208をパターンニングし、
これをマスクとして、CF4ガスを用いてSiO2絶縁膜207ａ
のドライエッチングを行い、幅約0.5μｍの開口207Aを
形成する。続いて、このフォトレジスト膜208を除去し
た後、図５工程Ｃに示すように、熱CVD法により全面に
膜厚約300nmのSiO2絶縁膜207ｂを堆積する。
【００２６】その後、図６工程Ｄに示すように、CF4ガ
スを用いて、SiO2絶縁膜207ｂに対して異方性ドライエ
ッチングを行い、開口207Aの側面に側壁絶縁膜207ｃ(厚
さ約150nm)を形成する。次に、図６工程Ｅに示すよう
に、BCl3とSF6の混合ガスを用いた選択ドライエッチン
グにより、ｎ+-GaAsキャップ層206のみを選択的に除去
して、ゲートリセス206Aを形成し、その後、図６工程Ｆ
に示すように、熱CVD法により、全面に膜厚約100nmのSi
O2絶縁膜207ｄを堆積する。
スを用いて、SiO2絶縁膜207ｂに対して異方性ドライエ
ッチングを行い、開口207Aの側面に側壁絶縁膜207ｃ(厚
さ約150nm)を形成する。次に、図６工程Ｅに示すよう
に、BCl3とSF6の混合ガスを用いた選択ドライエッチン
グにより、ｎ+-GaAsキャップ層206のみを選択的に除去
して、ゲートリセス206Aを形成し、その後、図６工程Ｆ
に示すように、熱CVD法により、全面に膜厚約100nmのSi
O2絶縁膜207ｄを堆積する。
【００２７】次に、図７工程Ｇに示すように、再びCF4
ガスを用いて、SiO2絶縁膜207ｄに対し異方性ドライエ
ッチングを行い、ゲート層を形成する領域に開口207Bを
形成する。
ガスを用いて、SiO2絶縁膜207ｄに対し異方性ドライエ
ッチングを行い、ゲート層を形成する領域に開口207Bを
形成する。
【００２８】続いて、図７工程Ｈに示すように、例えば
トリメチルガリウム(TMG)の流量が1cc／min、アルシン
(AsH3)の流量が10cc／min、成長ガス圧力が1×10-4Toor
で、成長温度が600℃の条件のMOMBE法により、ｎ−AlGa
As電子供給層205上にGaAsを選択的に成長させ、高さ約4
00nmのｐ+-GaAsゲート層209(キャリア密度：1.5×1020c
m-3)を形成する。このとき、ｐ+-GaAsの成長速度は、結
晶面により差があるため、ｐ+-GaAsゲート層209は、SiO
2絶縁膜上では、自動的に順メサ方向の結晶面(111)及び
(1-1-1)をもって横方向に広がる。この結果、ｐ+-GaAs
ゲート層209は、基板に対して垂直に伸びた下部半導体
層部分と、この下部半導体層部分に対して同じ長さだけ
両側に張りだした順メサ形状の上部半導体層部分を持つ
断面Ｙ字型のゲート層となる。
トリメチルガリウム(TMG)の流量が1cc／min、アルシン
(AsH3)の流量が10cc／min、成長ガス圧力が1×10-4Toor
で、成長温度が600℃の条件のMOMBE法により、ｎ−AlGa
As電子供給層205上にGaAsを選択的に成長させ、高さ約4
00nmのｐ+-GaAsゲート層209(キャリア密度：1.5×1020c
m-3)を形成する。このとき、ｐ+-GaAsの成長速度は、結
晶面により差があるため、ｐ+-GaAsゲート層209は、SiO
2絶縁膜上では、自動的に順メサ方向の結晶面(111)及び
(1-1-1)をもって横方向に広がる。この結果、ｐ+-GaAs
ゲート層209は、基板に対して垂直に伸びた下部半導体
層部分と、この下部半導体層部分に対して同じ長さだけ
両側に張りだした順メサ形状の上部半導体層部分を持つ
断面Ｙ字型のゲート層となる。
【００２９】次に、図７工程Ｉに示すように、Ti／Au
を、それぞれの厚さを約20nmと約250nmに蒸着し、リフ
トオフ法により不要部を除去して、ｐ+-GaAsゲート層20
9上に第１ゲート電極211ａを形成し、その後、この第１
ゲート電極211ａをマスクとして、CF4ガスを用いた異方
性ドライエッチングにより、SiO2絶縁膜207ａを選択的
に除去する。最後に、図７工程Ｊに示すように、AuGe／
Ni／Auのオーミック金属を蒸着し、不要部分をリフトオ
フすることにより第２ゲート電極211ｂ、ソース電極213
及びドレイン電極215を、それぞれ第１ゲート電極211ａ
に対して自己整合的に形成し、熱処理を行って本実施例
の接合型電界効果トランジスタの製作を完了する。
を、それぞれの厚さを約20nmと約250nmに蒸着し、リフ
トオフ法により不要部を除去して、ｐ+-GaAsゲート層20
9上に第１ゲート電極211ａを形成し、その後、この第１
ゲート電極211ａをマスクとして、CF4ガスを用いた異方
性ドライエッチングにより、SiO2絶縁膜207ａを選択的
に除去する。最後に、図７工程Ｊに示すように、AuGe／
Ni／Auのオーミック金属を蒸着し、不要部分をリフトオ
フすることにより第２ゲート電極211ｂ、ソース電極213
及びドレイン電極215を、それぞれ第１ゲート電極211ａ
に対して自己整合的に形成し、熱処理を行って本実施例
の接合型電界効果トランジスタの製作を完了する。
【００３０】なお、上記実施例では、GaAs化合物半導体
の(100)基板面上の［01-1］方向と平行にゲート電極を
形成する方法を示したが、InP化合物半導体の(100)基板
面上の［01-1］方向と平行にゲート電極を形成する場合
にも、エピタキシャル選択成長のガス種、流量、温度な
どを最適化することで、全く同様に作製することがで
き、これも本発明に包含されるものである。また、選択
的にエピタキシャル成長する方法として、MOCVD法やVPE
(Vapor Phase Epitaxy;気相成長)法を用いることもで
き、さらに、電子供給層を有しない、ｎ型チャネル層上
に直接ｐ型ゲート層が形成された接合型電界効果トラン
ジスタにも本発明を適用することができ、これらも本発
明に包含されるものである。
の(100)基板面上の［01-1］方向と平行にゲート電極を
形成する方法を示したが、InP化合物半導体の(100)基板
面上の［01-1］方向と平行にゲート電極を形成する場合
にも、エピタキシャル選択成長のガス種、流量、温度な
どを最適化することで、全く同様に作製することがで
き、これも本発明に包含されるものである。また、選択
的にエピタキシャル成長する方法として、MOCVD法やVPE
(Vapor Phase Epitaxy;気相成長)法を用いることもで
き、さらに、電子供給層を有しない、ｎ型チャネル層上
に直接ｐ型ゲート層が形成された接合型電界効果トラン
ジスタにも本発明を適用することができ、これらも本発
明に包含されるものである。
【００３１】
【発明の効果】以上説明したように、本発明の接合型電
界効果トランジスタは、チャネル層又は電子供給層上
に、基板に対して少なくとも一部分が垂直に伸びている
下部半導体層部分と、その両側に張りだした順メサ構造
をもつ上部半導体層部分とからなる、Ｔ字型もしくはＹ
字型構造のゲート層を設けたものであるので、短ゲート
化を進めた場合でも、ゲート層を形成している半導体結
晶層の全体の断面積を大きくすることができ、短ゲート
電極の寄生抵抗を減少させることができる。
界効果トランジスタは、チャネル層又は電子供給層上
に、基板に対して少なくとも一部分が垂直に伸びている
下部半導体層部分と、その両側に張りだした順メサ構造
をもつ上部半導体層部分とからなる、Ｔ字型もしくはＹ
字型構造のゲート層を設けたものであるので、短ゲート
化を進めた場合でも、ゲート層を形成している半導体結
晶層の全体の断面積を大きくすることができ、短ゲート
電極の寄生抵抗を減少させることができる。
【００３２】また、ゲート電極は、ゲート層の順メサ構
造をもって大きく広がった上部部分に形成されるため、
両者の接触面積を大きくすることができ、接触抵抗を大
きく減少させることが可能となる。さらに、ゲート電極
の下の一部分の側面が、基板表面に対して垂直となって
いるため、半導体基板表面との間で発生するゲート寄生
容量も低く抑えることができる。
造をもって大きく広がった上部部分に形成されるため、
両者の接触面積を大きくすることができ、接触抵抗を大
きく減少させることが可能となる。さらに、ゲート電極
の下の一部分の側面が、基板表面に対して垂直となって
いるため、半導体基板表面との間で発生するゲート寄生
容量も低く抑えることができる。
【００３３】また、本発明の接合型電界効果トランジス
タの製造方法では、ゲート層を、絶縁膜のドライエッチ
ングと半導体の選択成長により形成しているため、容易
にゲート長を短縮することができ、またそのばらつきを
低く抑えることができる。
タの製造方法では、ゲート層を、絶縁膜のドライエッチ
ングと半導体の選択成長により形成しているため、容易
にゲート長を短縮することができ、またそのばらつきを
低く抑えることができる。
【００３４】従って、本発明による接合型電界効果トラ
ンジスタ及びその製造方法によれば、優れた性能を持つ
超高速／高出力の素子を提供することが可能になる。
ンジスタ及びその製造方法によれば、優れた性能を持つ
超高速／高出力の素子を提供することが可能になる。
【図１】本発明の第１の実施例の接合型電界効果トラン
ジスタの構造断面図。
ジスタの構造断面図。
【図２】本発明の第１の実施例の製造方法を説明するた
めの図であって、工程Ａ〜Ｄからなる製造工程順断面
図。
めの図であって、工程Ａ〜Ｄからなる製造工程順断面
図。
【図３】図２に続く工程Ｅ〜Ｆからなる製造工程順断面
図。
図。
【図４】本発明の第２の実施例の接合型電界効果トラン
ジスタの構造断面図。
ジスタの構造断面図。
【図５】本発明の第２の実施例の製造方法を説明するた
めの図であって、工程Ａ〜Ｃからなる製造工程順断面
図。
めの図であって、工程Ａ〜Ｃからなる製造工程順断面
図。
【図６】図５に続く工程Ｄ〜Ｆからなる製造工程順断面
図。
図。
【図７】図６に続く工程Ｇ〜Ｊからなる製造工程順断面
図。
図。
【図８】従来の接合型電界効果トランジスタの製造方法
を説明するための図であって、工程Ａ〜Ｄからなる製造
工程順断面図。
を説明するための図であって、工程Ａ〜Ｄからなる製造
工程順断面図。
【図９】従来例の問題点を説明するための電界効果型ト
ランジスタの構造断面図。
ランジスタの構造断面図。
101 半絶縁性GaAs基板 103 ｉ−GaAsチャネル層 105 ｎ−AlGaAs電子供給層 107 SiON絶縁膜 107A 開口 108 PMMAレジスト膜 109 ｐ+−GaAsゲート層 111 ゲート電極 113 ソース電極 115 ドレイン電極 201 半絶縁性GaAs基板 203 ｉ−GaAsチャネル層 205 ｎ−AlGaAs電子供給層 206 ｎ+−GaAsキャップ層 206A ゲートリセス 207A，207B 開口 207，207a，207b，207d SiO2絶縁膜 207c 側壁絶縁膜 208 フォトレジスト膜 209 ｐ+−GaAsゲート層 211a 第１ゲート電極 211b 第２ゲート電極 213 ソース電極 215 ドレイン電極 301 半絶縁性InP基板 303 ｎ−InPチャネル層 309 ｐ−InGaAsPゲート層 309a ｐ−InGaAsP層 309c ｐ−InGaAsPゲート層 311a 第１ゲート電極 311b 第２ゲート電極 313 ソース電極 315 ドレイン電極
Claims (6)
- 【請求項１】 第１導電型のチャネル層上又は該チャネ
ル層上に形成された第１導電型の電子供給層上に、第２
導電型のゲート層が設けられた接合型電界効果トランジ
スタにおいて、前記ゲート層は、基板より垂直に立ち上
がっている下側部分と該下側部分からチャネル長方向に
両側に張り出した上側部分とを有し、その断面形状がＴ
字型もしくはＹ字型をなしていることを特徴とする接合
型電界効果トランジスタ。 - 【請求項２】 前記ゲート層上にはゲート電極が形成さ
れており、前記チャネル層上には前記ゲート電極に自己
整合されたソース電極とドレイン電極が形成されている
ことを特徴とする請求項１記載の接合型電界効果トラン
ジスタ。 - 【請求項３】 前記ゲート層の上側部分が順メサ形状を
なしていることを特徴とする請求項１記載の接合型電界
効果トランジスタ。 - 【請求項４】 (1) (100)面を主面とする半絶縁性半導
体基板上に、第１導電型のチャネル層、又は、第１導電
型のチャネル層及び第１導電型の電子供給層を形成する
工程、(2) 全面に第１の絶縁膜を堆積する工程、(3) 前
記第１の絶縁膜を選択的に除去して、後に形成されるゲ
ート層のゲート幅方向が［01-1］(“-1”は“1”に上線
が付されていることを表わす)方向となるようにゲート
層形成領域に開口を形成する工程、(4) 露出した基板面
上に、第２導電型の半導体を前記第１の絶縁膜の膜厚よ
りも高く選択的にエピタキシャル成長させ、一部が前記
第１の絶縁膜上に延在するゲート層を形成する工程、を
含むことを特徴とする接合型電界効果トランジスタの製
造方法。 - 【請求項５】 前記第(3)の工程と前記第(4)の工程との
間に、全面に第２の絶縁膜を堆積し、これをエッチバッ
クして前記開口の側面に第１の側壁絶縁膜を形成する工
程が付加されていることを特徴とする請求項４記載の接
合型電界効果トランジスタの製造方法。 - 【請求項６】 前記第(1)の工程と前記第(2)の工程との
間に第１導電型の高不純物濃度のキャップ層を形成する
工程が付加され、かつ、前記第１の側壁絶縁膜の形成後
に、前記第１の絶縁膜及び前記第１の側壁絶縁膜をマス
クとして少なくとも前記キャップ層をエッチングしてゲ
ートリセスを形成し、該ゲートリセスの側面に第２の側
壁絶縁膜を形成することを特徴とする請求項５記載の接
合型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7100343A JP2748887B2 (ja) | 1995-03-31 | 1995-03-31 | 接合型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7100343A JP2748887B2 (ja) | 1995-03-31 | 1995-03-31 | 接合型電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274115A true JPH08274115A (ja) | 1996-10-18 |
| JP2748887B2 JP2748887B2 (ja) | 1998-05-13 |
Family
ID=14271481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7100343A Expired - Fee Related JP2748887B2 (ja) | 1995-03-31 | 1995-03-31 | 接合型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748887B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010016089A (ja) * | 2008-07-02 | 2010-01-21 | Nec Electronics Corp | 電界効果トランジスタ、その製造方法、及び半導体装置 |
| JP2017055053A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03145737A (ja) * | 1989-10-31 | 1991-06-20 | Oki Electric Ind Co Ltd | 半導体素子及びその製造方法 |
| JPH04211135A (ja) * | 1989-12-27 | 1992-08-03 | Electron & Telecommun Res Inst | 接合型電界効果トランジスターの製造方法 |
| JPH0529609A (ja) * | 1991-07-22 | 1993-02-05 | Sumitomo Electric Ind Ltd | ダイヤモンドｆｅｔの製造方法 |
-
1995
- 1995-03-31 JP JP7100343A patent/JP2748887B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03145737A (ja) * | 1989-10-31 | 1991-06-20 | Oki Electric Ind Co Ltd | 半導体素子及びその製造方法 |
| JPH04211135A (ja) * | 1989-12-27 | 1992-08-03 | Electron & Telecommun Res Inst | 接合型電界効果トランジスターの製造方法 |
| JPH0529609A (ja) * | 1991-07-22 | 1993-02-05 | Sumitomo Electric Ind Ltd | ダイヤモンドｆｅｔの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010016089A (ja) * | 2008-07-02 | 2010-01-21 | Nec Electronics Corp | 電界効果トランジスタ、その製造方法、及び半導体装置 |
| US8587027B2 (en) | 2008-07-02 | 2013-11-19 | Renesas Electronics Corporation | Field effect transistor, method of manufacturing the same, and semiconductor device |
| JP2017055053A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2748887B2 (ja) | 1998-05-13 |
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