JP6788190B2

JP6788190B2 - トンネル型半導体素子

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Publication number: JP6788190B2
Application number: JP2016235155A
Authority: JP
Inventors: 高橋　剛; 剛高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2016-12-02
Filing date: 2016-12-02
Publication date: 2020-11-25
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Also published as: JP2018093054A

Description

本発明は、トンネル型半導体素子に関するものであり、例えば、超高周波のテラヘルツセンサーや、テラヘルツ無線通信の分野で用いるミリ波やテラヘルツ波の発生と検出を同時に行うトンネル型半導体素子に関する。

大容量無線通信やイメージングのために、高速かつ高感度で動作する受信デバイスが必要になる。受信器ではＲＦ信号をＤＣに変換する検波器で、高感度の特性が求められる。特に、ミリ波帯やテラヘルツ帯での動作では、検波器の雑音を低減することで、より低い入力電力での受信が可能となる。

図１５は、従来のダイオードの概念的断面図及び等価回路図である。ダイオードの接合部には、接合容量Ｒ_ｊと接合抵抗Ｃ_ｊが並列に入り、これらと直列にシリーズ抵抗Ｒ_ｓが接続される。ここで雑音に影響を及ぼすのがＲ_ｊである。特に、雑音等価電力（ＮＥＰ：ＮｏｉｓｅＥｑｕｉｖａｌｅｎｔＰｏｗｅｒ）に影響を与える。

雑音等価電力ＮＥＰは、ｋをボルツマン定数、Ｔを温度、β_ｖを感度とすると、
ＮＥＰ＝（４ｋＴＲ_ｊ）^１／２／β_ｖ
で表される。即ち、Ｒ_ｊが大きいとＮＥＰが大きくなって雑音に影響することがわかる。

そこで、検波器の感度を向上させるために、ヘテロ接合を用いたバックワードダイオードを検波器に用いることが提案されている（例えば、特許文献１参照）。この検波器は、ゼロバイアスで電流・電圧特性の非線形性が通常のショットキーダイオードより強いため、感度が高い特徴がある。但し、接合界面がタイプIIのヘテロ接合を持ち、ヘテロ接合にバンド間トンネル電流を流すために、界面での接合抵抗Ｒ_ｊが大きくなる問題があった。

図１６は、ヘテロ接合のフラットバンド構造図であり、半導体の電子親和力χとバンドギャップＥ_ｇとの関係により３つのタイプに分けられる。図１６（ａ）通常のタイプＩのヘテロ接合であり、図１６（ｂ）は、Ｓｂ系の化合物半導体を用いたタイプIIのヘテロ接合であり、図１６（ｃ）は、タイプIIIのヘテロ接合である。なお、タイプIIIのヘテロ接合は常にオーミック特性を示し整流作用はない。

そこで、ヘテロ接合近傍におけるバンドギャップを徐々に狭くすることで接合抵抗Ｒ_ｊの低減を図ることが提案されている（例えば、特許文献２参照）ので、図１７を参照して説明する。図１７は、従来の改良型バックワードダイオードの説明図であり、ｎ型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層７１とｎ型Ｉｎ_０．８Ｇａ_０．２Ａｓ層７３との間にｎ型Ｉｎ_０．６３Ｇａ_０．３７Ａｓ層７２を設けて、ヘテロ接合の変化をなだらかにしている。なお、図における符号７４は、ｐ^＋型ＧａＡｓＳｂ層である。

特開２０１０−２５１６８９号公報特開２０１４−０５３５４８号公報

しかし、特許文献２における提案でも、タイプIIのヘテロ接合を用いる限り、バンド間トンネル電流を流す必要があるため、接合抵抗Ｒ_ｊの低減には限度があった。

本発明は、トンネル型半導体素子の接合抵抗Ｒ_ｊを従来のタイプII型ヘテロ接合バックワードダイオードよりも低減させ、且つ、ショットキーダイオードより低雑音で高感度にすることを目的とする。

一つの態様では、トンネル型半導体素子は、半導体基板と、前記半導体基板上に設けられた第１のｎ型半導体層と、前記第１のｎ型半導体層上に設けられ、前記第１のｎ型半導体層の伝導帯の下端のエネルギー準位よりも低い伝導帯の下端のエネルギー準位を有する第２のｎ型半導体層と、前記第２のｎ型半導体層上に設けられた第１のｐ型半導体層と、前記第１のｐ型半導体層上に設けられ、前記第１のｐ型半導体層の価電子帯の上端のエネルギー準位よりも低い価電子帯の上端のエネルギー準位を有する第２のｐ型半導体層とを有し、前記第１のｐ型半導体層の価電子帯上部と前記第２のｎ型半導体層の伝導帯下部とが０ｅＶ〜０．１ｅＶの範囲で重なる。

一つの側面として、トンネル型半導体素子によれば、接合抵抗Ｒｊを従来のタイプII型ヘテロ接合バックワードダイオードよりも低減させ、且つ、ショットキーダイオードより低雑音で高感度にすることが可能になる。

本発明の実施の形態のトンネル型半導体素子のフラットバンド構造図である。本発明の実施例１のトンネル型半導体素子の概略断面図である。本発明の実施例１のトンネル半導体素子の製造工程の途中までの説明図である。本発明の実施例１のトンネル半導体素子の製造工程の図３以降の途中までの説明図である。本発明の実施例１のトンネル半導体素子の製造工程の図４以降の途中までの説明図である。本発明の実施例１のトンネル半導体素子の製造工程の図５以降の途中までの説明図である。本発明の実施例１のトンネル半導体素子の製造工程の図６以降の途中までの説明図である。本発明の実施例１のトンネル半導体素子の製造工程の図７以降の説明図である。本発明の実施例１のトンネル半導体素子のエネルギーバンド構造図である。本発明の実施例１のトンネル半導体素子のＩ−Ｖ特性図である。本発明の実施例２のトンネル型半導体素子の概略的断面図である。本発明の実施例３のトンネル半導体素子の製造工程の途中までの説明図である。本発明の実施例３のトンネル半導体素子の製造工程の図１２以降の説明図である。本発明の実施例４の信号処理システムの説明図である。従来のダイオードの概略的断面図及び等価回路図である。ヘテロ接合のフラットバンド構造図である。従来の改良型バックワードダイオードの説明図である。

ここで、図１を参照して、本発明の実施の形態のトンネル型半導体素子を説明する。図１は、本発明の実施の形態のトンネル型半導体素子のフラットバンド図であり、図１（ａ）は、ｐｎ接合界面のフラットバンド図であり、図１（ｂ）は積層構造を示すフラットバンド図である。図１（ｂ）に示すように、半導体基５板側から順に第１のｎ型半導体層４、第２のｎ型半導体層２、第１のｐ型半導体層１及び第２のｐ型半導体層３を積層する。

図１（ａ）に示すように、電子親和力の大きな第１のｐ型半導体層１の価電子帯上部と電子親和力の小さな第２のｎ型半導体層２の伝導帯下部とは一致する（０ｅＶ）か或いは縮退エネルギー（０．１ｅＶ）以下の僅かの範囲で重なりを有する。このバンド構造をとるためには、実際は結晶格子に不整合がある状態が多く、図１（ａ）に示した構造を厚くすることができないので、半導体基板５と格子整合した第２ｐ型半導体層３と第１のｎ型半導体層４とで第１のｐ型半導体層１及び第２のｎ型半導体層２を挟んだ構造とする。

具体的には、第１のｎ型半導体層４はその伝導帯下部のエネルギーが第２のｎ型半導体層２の伝導帯下部のエネルギーより高く且つ半導体基板５と格子整合する。また、第２のｐ型半導体層３の価電子帯上部のエネルギーが第１のｐ型半導体層１の価電子帯上部のエネルギーより低く且つ半導体基板５と格子整合する。なお、ここでは、格子定数の差が０．５％以下の場合を格子整合と言う。この様なフラットバンド構造により、逆バイアスの時のみバンド間トンネル電流が流れる。なお、第１のｐ型半導体層１におけるホール及び第２のｎ型半導体層２における電子は量子準位を形成しても良い。

第１のｐ型半導体層１及び第２のｎ型半導体層２と半導体基板５との間に結晶格子に不整合がある場合には、第２のｎ型半導体層２と第１のｐ型半導体層１の合計の厚さを臨界膜厚より薄い厚さ、例えば、１０ｎｍ以下にすることが望ましい。

なお、第１のｎ型半導体層２を、半導体基板５側から順に第１の不純物濃度のｎ^＋型半導体層と第１の不純物濃度より低い第２の不純物濃度のｎ型半導体層の２層構造にしても良い。

具体的構造としては、半導体基板５がｉ型ＩｎＰ基板であり、第１のｎ型半導体層４がｎ型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層であり、第２のｎ型半導体層２がｎ型Ｉｎ_ｘＧａ_１−ｘＡｓ層（但し、０．５３＜ｘ＜１）であり、第１のｐ型半導体層１がｐ型ＧａＳｂであり、第２のｐ型半導体層３がｐ型ＧａＡｓ_０．５１Ｓｂ_０．４９層である。この時、半導体基板5と第１のｎ型半導体層４との間にｉ型Ｉｎ_０．５２Ａｌ_０．４８Ａｓバッファ層を設けても良い。

また、不純物の相互拡散を防止するために、第２のｎ型半導体層２と第１のｐ型半導体層１との間にノンドープスペーサ層を設けても良い。ノンドープスペーサ層としては、例えば、第２のｎ型半導体層２と同じＩｎ組成比ｘのｉ型Ｉｎ_ｘＧａ_１−ｘＡｓ層或いはｉ型ＧａＳｂのいずれかを用いる。ノンドープスペーサ層の厚さは２ｎｍ〜５ｎｍが好適である。

また、第２のｐ型半導体層３の第１のｐ型半導体層１と接する面と反対側の面に、第２のｐ型半導体層３とタイプIIIのヘテロ接合を形成する第３のｎ型半導体層を設けても良い。それによって、ｐ側電極とｎ側電極とを、同じ材料及び積層構造の電極とすることができるので、製造工程を簡素化することができる。

本発明の実施の形態のトンネル型半導体素子においては、バンド間トンネル電流が流れる障壁の厚さがより薄くなるのでヘテロ接合界面で接合抵抗Ｒ_ｊが低下するので、ＮＥＰが改善される。低雑音が得られるため、微弱なミリ波、テラヘルツ波を高感度で検出することができる。そのため、ミリ波やテラヘルツ波の検出精度が向上し、センサ感度向上や無線伝送距離の拡張が実現できる。

次に、図２乃至１０を参照して、本発明の実施例１のトンネル型半導体素子を説明する。図２は、本発明の実施例１のトンネル型半導体素子の概略的断面図であり、半絶縁性ＩｎＰ基板２１上にｉ型Ｉｎ_０．５２Ａｌ_０．４８Ａｓバッファ層２２を介してｎ^＋型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２３、ｎ型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２４、ｎ型Ｉｎ_０．８Ｇａ_０．２Ａｓ層２５、ｐ^＋型ＧａＳｂ２６及びｐ^＋型ＧａＡｓ_０．５１Ｓｂ_０．４９層２７を順次積層する。ｐ^＋型ＧａＡｓ_０．５１Ｓｂ_０．４９層２７上にＰｔ／Ａｕ構造のｐ側電極３２を設け、ｎ^＋型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２３の露出部にＴｉ／Ａｕ構造のｎ側電極３５を設ける。ベンゾシクロブテン（ＢＣＢ：Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）からなる層間絶縁膜３６で覆ったのち、ｐ側電極３２に接続する引出電極３２とｎ側電極３５に接続する引出電極４０を形成する。なお、この引出電極３９,４０と同時に所定の配線及びアンテナも同時に形成する。

次に、図３乃至図８を参照して、本発明の実施例１のトンネル型半導体素子の製造工程を説明する。まず、図３（ａ）に示すように、ＭＯＶＰＥ（有機金属気相成長）法を用いて半絶縁性ＩｎＰ基板２１上に厚さが２００ｎｍのｉ型Ｉｎ_０．５２Ａｌ_０．４８Ａｓバッファ層２２を成長させる。次いで、不純物濃度が１×１０^１９ｃｍ^−３で厚さが２００ｎｍのｎ^＋型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２３、不純物濃度が１×１０^１８ｃｍ^−３で厚さが５０ｎｍのｎ型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２４及び不純物濃度が１×１０^１８ｃｍ^−３で厚さが３ｎｍのｎ型Ｉｎ_０．８Ｇａ_０．２Ａｓ層２５を積層する。次いで、不純物濃度が１×１０^１９ｃｍ^−３で厚さが３ｎｍのｐ^＋型ＧａＳｂ２６及び不純物濃度が１×１０^１９ｃｍ^−３で厚さが５０ｎｍのｐ^＋型ＧａＡｓ_０．５１Ｓｂ_０．４９層２７を順次積層する。

次いで、図３（ｂ）に示すように、レジストパターン２８をマスクとして、リン酸と過酸化水素水の混合液を用いてｐ^＋型ＧａＡｓ_０．５１Ｓｂ_０．４９層２７乃至ｎ型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２４をエッチングしてメサ構造を形成する。

次いで、図４（ｃ）に示すように、レジストパターン２８を剥離したのち、新たに設けたレジストパターン２９をマスクとして、リン酸と過酸化水素水の混合液を用いてｎ^＋型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２３の露出部をエッチングして素子分離エリアを規定する。

次いで、図４（ｄ）に示すように、レジストパターン２９を剥離したのち、メサ頂部に達する開口部を有するレジストパターン３０を設け、真空蒸着法により厚さが１０ｎｍのＰｔ層及び厚さが３００ｎｍのＡｕ層を順次成膜してＰｔ／Ａｕ層３１を形成する。

次いで、図５（ｅ）に示すように、レジストパターン３０を剥離してその上に堆積したＰｔ／Ａｕ層３１をリフトオフする。メサ頂部に残ったＰｔ／Ａｕ層がｐ側電極（アノード）３２となる。

次いで、図５（ｆ）に示すように、ｎ^＋型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２３の露出部に達する開口部を有するレジストパターン３３を設け、真空蒸着法により厚さが１０ｎｍのＴｉ層及び厚さが３００ｎｍのＡｕ層を順次成膜してＴｉ／Ａｕ層３４を形成する。

次いで、図６（ｇ）に示すように、レジストパターン３３を剥離してその上に堆積したＴｉ／Ａｕ層３４をリフトオフする。ｎ^＋型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２３の露出部に残ったＴｉ／Ａｕ層がｎ側電極（カソード）３５となる。次いで、図６（ｈ）に示すように、全体にＢＣＢを塗布したのち、熱硬化させて層間絶縁膜３６とする。

次いで、図７（ｉ）に示すように、レジストパターン３７を設けて、ドライエッチングにより層間絶縁膜３６にｐ側電極３２及びｎ側電極３５に達するコンタクトホールを形成する。

次いで、図７（ｊ）に示すように、レジストパターン３７を除去したのち、全面にスパッタ法によりメッキシード層（図示は省略）を形成する。次いで、レジストパターンによりコンタクトホールを開口するメッキフレーム３８を形成する。

次いで、図８（ｋ）に示すように、メッキフレーム３８をマスクとして電解メッキ法によりＡｕメッキを施すことによってｐ側電極３２に接続する引出電極３９及びｎ側電極３５に接続する引出電極４０を形成する。この時、引出電極３９,４０と同時に所定の配線及びアンテナも同時に形成する。

次いで、図８（ｌ）に示すように、レジストパターン３８を剥離したのち、メッキシード層の露出部を除去することによって、本発明の実施例１のトンネル型半導体素子の基本構造が完成する。

図９は、本発明の実施例１のトンネル型半導体素子のエネルギーバンド構造図であり、図９（ａ）は、全体のエネルギーバンド構造図であり、図９（ｂ）はｐｎ接合近傍の拡大図である。図９（ａ）から明らかなように、ｎ^＋型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２３、ｐ^＋型ＧａＳｂ２６及びｐ^＋型ＧａＡｓ_０．５１Ｓｂ_０．４９層２７は縮退している。また、図９（ｂ）に示すように、ｎ型Ｉｎ_０．８Ｇａ_０．２Ａｓ層２５及びｐ^＋型ＧａＳｂ２６は臨界膜厚以下の濃く薄い厚さにしているので、それぞれ量子準位５１,５２が形成されている。なお、縮退半導体とは、一般的にはフェルミ準位が伝導帯或いは価電子帯の中に位置して金属的状態の半導体であり、半導体と金属電極とのオーム性接触を取る場合やトンネル電流を流す場合に半導体を縮退状態にすることが行われている。

図１０は、本発明の実施例１のトンネル型半導体素子のＩ−Ｖ特性図である。このトンネル型半導体素子は、バックワードダイオードとして動作するため、順方向バイアスでは電流が流れず、逆方向バイアス時にバンド間トンネル電流が流れる。この時、バンド間トンネル電流が通過する障壁の厚さが薄くなるので、ヘテロ接合界面で接合抵抗Ｒ_ｊが低下する。

本発明の実施例１においては、ｐｎ接合部をｐ型半導体層の価電子帯上部とｎ型半導体の伝導帯下部のエネルギーがほぼ一致するようにしているので、ヘテロ接合界面で接合抵抗Ｒ_ｊが低いために雑音等価電力ＮＥＰが改善される。それにより、より低い入力電力まで検波できるため、ミリ波やテラヘルツ波の検出精度の向上および無線伝送距離の拡張が実現できる。これにより、センサシステムや無線通信システムの機能向上に寄与する効果が大きい。

次に、図１１を参照して、本発明の実施例２のトンネル型半導体素子を説明するが、この実施例２のトンネル型半導体素子は、上記の実施例１のトンネル型半導体素子のｐｎ接合界面にノンドープスペーサ層を挿入したものである。図１１は、実施例２のトンネル型半導体素子の概略的断面図であり、半絶縁性ＩｎＰ基板２１上にｉ型Ｉｎ_０．５２Ａｌ_０．４８Ａｓバッファ層２２を介してｎ^＋型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２３、ｎ型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２４、ｎ型Ｉｎ_０．８Ｇａ_０．２Ａｓ層２５、厚さが３ｎｍのノンドープスペーサ層４１、ｐ^＋型ＧａＳｂ２６及びｐ^＋型ＧａＡｓ_０．５１Ｓｂ_０．４９層２７を順次積層する。ｐ^＋型ＧａＡｓ_０．５１Ｓｂ_０．４９層２７上にＰｔ／Ａｕ構造のｐ側電極３２を設け、ｎ^＋型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２３の露出部にＴｉ／Ａｕ構造のｎ側電極３５を設ける。ＢＣＢからなる層間絶縁膜３６で覆ったのち、ｐ側電極３２に接続する引出電極３２とｎ側電極３５に接続する引出電極４０を形成する。なお、この引出電極３９,４０と同時に所定の配線及びアンテナも同時に形成する。ここでは、ノンドープスペーサ層４１をｉ型ＧａＳｂ層とするが、ｉ型Ｉｎ_０．８Ｇａ_０．２Ａｓ層を用いても良い。

本発明の実施例１においては、ｎ型Ｉｎ_０．８Ｇａ_０．２Ａｓ層２５とｐ^＋型ＧａＳｂ２６との間にノンドープスペーサ層４１を挿入しているので、ｎ型Ｉｎ_０．８Ｇａ_０．２Ａｓ層２５とｐ^＋型ＧａＳｂ２６との間の不純物の相互拡散を低減することができる。それによって、接合界面での再結合電流の発生を抑制することができる。

次に、図１２及び図１３を参照して、本発明の実施例３のトンネル型半導体素子を説明するが、実施例１のトンネル型半導体素子のｐ^＋型ＧａＡｓ_０．５１Ｓｂ_０．４９層上にｎ^＋型Ｉｎ_０．８Ｇａ_０．２Ａｓ層を設けたものである。図１２（ａ）に示すように、実施例１と同様にメサ構造を形成する。この時、メサ構造を形成する前に、ｐ^＋型ＧａＡｓ_０．５１Ｓｂ_０．４９層２７上に不純物濃度が１×１０^１９ｃｍ^−３のｎ^＋型Ｉｎ_０．８Ｇａ_０．２Ａｓ層４２を形成しておく。なお、ｎ^＋型Ｉｎ_０．８Ｇａ_０．２Ａｓ層４２はｐ^＋型ＧａＡｓ_０．５１Ｓｂ_０．４９層２７と格子整合しないので、臨界膜厚以下にする必要があり、ここでは、３ｎｍとする。また、ｎ^＋型Ｉｎ_０．８Ｇａ_０．２Ａｓ層４２とｐ^＋型ＧａＡｓ_０．５１Ｓｂ_０．４９層２７は共に縮退し、界面の空乏層がトンネルできる程度に十分薄いため、オーミック特性となる。

次いで、図１２（ｂ）に示すように、ｎ^＋型Ｉｎ_０．８Ｇａ_０．２Ａｓ層４２及びｎ^＋型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２３の露出部に達する開口部を有するレジストパターン４３を設け、真空蒸着法により厚さが１０ｎｍのＴｉ層及び厚さが３００ｎｍのＡｕ層を順次成膜してＴｉ／Ａｕ層４４を形成する。

次いで、図１３（ｃ）に示すように、レジストパターン４３を剥離してその上に堆積したＴｉ／Ａｕ層４４をリフトオフする。ｎ^＋型Ｉｎ_０．８Ｇａ_０．２Ａｓ層４２及びｎ^＋型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層２３の露出部に残ったＴｉ／Ａｕ層がｐ側電極４５及びｎ側電極４６となる。

次いで、図１３（ｄ）に示すように、全体にＢＣＢを塗布したのち、熱硬化させて層間絶縁膜４７とする。次いで、実施例１と同様に、レジストパターン（図示は省略）を設けて、ドライエッチングにより層間絶縁膜４７にｐ側電極４５及びｎ側電極４６に達するコンタクトホールを形成する。次いで、レジストパターンを除去したのち、全面にスパッタ法によりメッキシード層（図示は省略）を形成する。次いで、レジストパターンによりコンタクトホールを開口するメッキフレーム（図示は省略）を形成する。

次いで、メッキフレームをマスクとして電解メッキ法によりＡｕメッキを施すことによってｐ側電極４５に接続する引出電極４８及びｎ側電極４６に接続する引出電極４９を形成する。この時、引出電極４８，４９と同時に所定の配線及びアンテナも同時に形成する。次いで、レジストパターンを剥離したのち、メッキシード層の露出部を除去することによって、本発明の実施例３のトンネル型半導体素子の基本構造が完成する。

本発明の実施例３においては、ｐ^＋型ＧａＡｓ_０．５１Ｓｂ_０．４９層２７上にｎ^＋型Ｉｎ_０．８Ｇａ_０．２Ａｓ層４２を形成しているので、一度の工程でｐ側電極４５及びｎ側電極４６を同時に形成することができるので、製造工程を簡素化することができる。なお、この実施例３においても、上記の実施例２と同様に、ｎ型Ｉｎ_０．８Ｇａ_０．２Ａｓ層２５とｐ^＋型ＧａＳｂ２６との間にノンドープスペーサ層４１を挿入しても良い。

次に、図１４を参照して、本発明の実施例４の信号処理システムを説明するが、ここでは、検波器として上記の実施例１のトンネル型半導体素子を用いた場合として説明する。図１４は、本発明の実施例４の信号処理システムの説明図であり、受信アンテナ６１と、受信アンテナ６１で受信したミリ波信号を増幅する低雑音増幅器６２と、増幅した信号を検波するトンネル型半導体素子６３とコイル６４を備えている。

受信アンテナ６１から入力されたミリ波（Ｐ_ｉｎ）は微弱なため、低雑音増幅器６２で増幅される。その後、増幅されたＲＦ信号はトンネル型半導体素子６３で検波されたＲＦ信号はＤＣとなって出力（Ｖ_ｏｕｔ）される。これ以降は、通常のＡ−Ｄコンバータ（図示は省略）を使って通常のデジタル信号処理を行うことで受信の信号を得ることができる。なお、トンネル型半導体素子として、上記の実施例２或いは実施例３のトンネル型半導体素子を用いても良い。

ここで、実施例１乃至実施例３を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）半導体基板と、前記半導体基板上に設けられた第１のｎ型半導体層と、前記第１のｎ型半導体層上に設けられ、前記第１のｎ型半導体層の伝導帯の下端のエネルギー準位よりも低い伝導帯の下端のエネルギー準位を有する第２のｎ型半導体層と、前記第２のｎ型半導体層上に設けられた第１のｐ型半導体層と、前記第１のｐ型半導体層上に設けられ、前記第１のｐ型半導体層の価電子帯の上端のエネルギー準位よりも低い価電子帯の上端のエネルギー準位を有する第２のｐ型半導体層と、を有するトンネル型半導体素子。
（付記２）前記第２のｎ型半導体層と前記第１のｐ型半導体層の合計の厚さが、臨界膜厚より薄い付記１に記載のトンネル型半導体素子。
（付記３）前記第１のｎ型半導体層が、前記半導体基板側から順に第１の不純物濃度のｎ型半導体部分と前記第１の不純物濃度よりも低い第２の不純物濃度のｎ型半導体部分からなる付記１または付記２に記載のトンネル型半導体素子。
（付記４）前記第１のｐ型半導体層が、縮退半導体である付記１乃至付記３のいずれか１に記載のトンネル型半導体素子。
（付記５）前記半導体基板が半絶縁性ＩｎＰ基板であり、前記第１のｎ型半導体層がｎ型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層であり、前記第２のｎ型半導体層がｎ型Ｉｎ_ｘＧａ_１−ｘＡｓ層（但し、０．５３＜ｘ＜１）であり、前記第１のｐ型半導体層がｐ型ＧａＳｂであり、前記第２のｐ型半導体層がｐ型ＧａＡｓ_０．５１Ｓｂ_０．４９層である付記１乃至付記４のいずれか１に記載のトンネル型半導体素子。
（付記６）前記半導体基板と前記第１のｎ型半導体層との間にｉ型Ｉｎ_０．５２Ａｌ_０．４８Ａｓバッファ層をさらに設けた付記５に記載のトンネル型半導体素子。
（付記７）前記第２のｎ型半導体層と前記第１のｐ型半導体層との間にノンドープスペーサ層をさらに設けた付記１乃至付記６のいずれか１に記載のトンネル型半導体素子。
（付記８）前記ノンドープスペーサ層が、前記ｎ型ｉＩｎ_ｘＧａ_１−ｘＡｓ層と同じＩｎ組成比ｘのｉ型Ｉｎ_ｘＧａ_１−ｘＡｓ層或いはｉ型ＧａＳｂのいずれかである付記７に記載のトンネル型半導体素子。
（付記９）前記第２のｐ型半導体層の前記第１のｐ型半導体層と接する面と反対側の面に、前記第２のｐ型半導体層とタイプIIIのヘテロ接合を形成する第３のｎ型半導体層を設けた付記１乃至付記８のいずれか１に記載のトンネル型半導体素子。
（付記１０）ｐ側電極とｎ側電極とが、同じ材料及び積層構造の電極である付記９に記載のトンネル型半導体素子。
（付記１１）受信アンテナと、前記受信アンテナで受信した信号を増幅する増幅器と、前記増幅器で増幅した信号を検波する付記１乃至付記１０のいずれか１に記載のトンネル型半導体素子とを少なくとも備えた信号処理システム。

１第１のｐ型半導体層
２第２のｎ型半導体層
３第２のｐ型半導体層
４第１のｎ型半導体層
５半導体基板
２１半絶縁性ＩｎＰ基板
２２ｉ型Ｉｎ_０．５２Ａｌ_０．４８Ａｓバッファ層
２３ｎ^＋型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層
２４ｎ型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層
２５ｎ型Ｉｎ_０．８Ｇａ_０．２Ａｓ層
２６ｐ^＋型ＧａＳｂｓ層
２７ｐ^＋型ＧａＡｓ_０．５１Ｓｂ_０．４９層
２８〜３０レジストパターン
３１Ｐｔ／Ａｕ層
３２ｐ側電極
３３レジストパターン
３４Ｔｉ／Ａｕ層
３５ｎ側電極
３６層間絶縁膜
３７レジストパターン
３８メッキフレーム
３９，４０引出電極
４１ノンドープスペーサ層
４２ｎ^＋型Ｉｎ^０．８Ｇａ^０．２Ａｓ層
４３レジストパターン
４４Ｔｉ／Ａｕ層
４５ｐ側電極
４６ｎ側電極
４７層間絶縁膜
４８，４９引出電極
５１，５２量子準位
６１受信アンテナ
６２低雑音増幅器
６３トンネル型半導体素子
６４コイル
７１ｎ型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層
７２ｎ型Ｉｎ_０．６３Ｇａ_０．３７Ａｓ層
７３ｎ型Ｉｎ_０．８Ｇａ_０．２Ａｓ層
７４ｐ^＋型ＧａＡｓＳｂ層

Claims

半導体基板と、
前記半導体基板上に設けられた第１のｎ型半導体層と、
前記第１のｎ型半導体層上に設けられ、前記第１のｎ型半導体層の伝導帯の下端のエネルギー準位よりも低い伝導帯の下端のエネルギー準位を有する第２のｎ型半導体層と、
前記第２のｎ型半導体層上に設けられた第１のｐ型半導体層と、
前記第１のｐ型半導体層上に設けられ、前記第１のｐ型半導体層の価電子帯の上端のエネルギー準位よりも低い価電子帯の上端のエネルギー準位を有する第２のｐ型半導体層とを有し、
前記第１のｐ型半導体層の価電子帯上部と前記第２のｎ型半導体層の伝導帯下部とが０ｅＶ〜０．１ｅＶの範囲で重なるトンネル型半導体素子。
前記第２のｎ型半導体層と前記第１のｐ型半導体層の合計の厚さが、臨界膜厚より薄い請求項１に記載のトンネル型半導体素子。
前記半導体基板が半絶縁性ＩｎＰ基板であり、
前記第１のｎ型半導体層がｎ型Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層であり、
前記第２のｎ型半導体層がｎ型Ｉｎ_ｘＧａ_１−ｘＡｓ層（但し、０．５３＜ｘ＜１）であり、
前記第１のｐ型半導体層がｐ型ＧａＳｂ層であり、
前記第２のｐ型半導体層がｐ型ＧａＡｓ_０．５１Ｓｂ_０．４９層である請求項１または請求項２に記載のトンネル型半導体素子。
前記第２のｎ型半導体層と前記第１のｐ型半導体層との間にノンドープスペーサ層をさらに設けた請求項１乃至請求項３のいずれか１項に記載のトンネル型半導体素子。
前記第２のｐ型半導体層の前記第１のｐ型半導体層と接する面と反対側の面に、前記第２のｐ型半導体層とタイプIIIのヘテロ接合を形成する第３のｎ型半導体層を設けた請求項１乃至請求項４のいずれか１項に記載のトンネル型半導体素子。