JP2004064012A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ＭＯＮＯＳ型のメモリセルを含むメモリ領域と、メモリの周辺回路などを含むロジック回路領域とを同一基板上に形成する、半導体装置の製造方法を提供する。
【解決手段】メモリ領域と、周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、ロジック回路領域のパターニングせずに、メモリ領域１０００内のストッパ層と第１導電層１４０ａとの所定領域をパターニングし、少なくともメモリ領域１０００内の第１導電層の両側面に、電荷蓄積膜を介してサイドウォール状のコントロールゲート２０，３０を形成し、コントロールゲート２０、３０の少なくとも上部に第１サイドウォール絶縁層５２を形成し、前記第１サイドウォール絶縁層５２と前記第１および第２コントロールゲート２０、３０を覆うように第２サイドウォール絶縁層５４を形成し、該第２サイドウォール絶縁層５４は、少なくとも、外側に窒化膜を有する。
【選択図】　　　図３

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリ領域とロジック回路領域とを含む半導体装置の製造方法に関し、特に、メモリ領域に形成される不揮発性記憶装置が１つのワードゲートに対して２つの電荷蓄積領域を有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
不揮発性半導体記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層体からなり、前記窒化シリコン層に電荷がトラップされるＭＯＮＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型もしくはＳＯＮＯＳ（Ｓｉｌｉｃｏｎ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｉｌｉｃｏｎ）型と呼ばれるタイプがある。
【０００３】
ＭＯＮＯＳ型の不揮発性半導体記憶装置として、図２０に示すデバイスが知られている（文献：Ｙ．Ｈａｙａｓｈｉ，ｅｔ　ａｌ　，２０００　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　ＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　ｐ．１２２−ｐ．１２３）。
【０００４】
このＭＯＮＯＳ型のメモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両側には、それぞれサイドウォール状の第１コントロールゲート２０と第２コントロールゲート３０とが配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層２４が存在する。そして、隣り合うメモリセルの、対向する第１コントロールゲート２０と第２コントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのＭＯＮＯＳ型メモリ素子を有する。また、これらの２つのＭＯＮＯＳ型メモリ素子は独立に制御される。したがって、ひとつのメモリセル１００は、２ビットの情報を記憶することができる。
【０００６】
本発明の目的は、２つの電荷蓄積領域を有するＭＯＮＯＳ型の不揮発性記憶装置を含む半導体装置およびその製造方法であって、ＭＯＮＯＳ型のメモリセルを含むメモリ領域と、メモリの周辺回路などを含むロジック回路領域とを同一基板上に形成する方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、不揮発性記憶装置が複数の行および列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含み、
前記不揮発性記憶装置は、
半導体層の上方に、ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
前記ワードゲートの一方の側面および他方の側面に沿ってそれぞれ形成された、サイドウォール状の第１および第２コントロールゲートと、を含み、
前記第１コントロールゲートは、前記半導体層に対して電荷蓄積層を介して配置され、
前記第２コントロールゲートは、前記半導体層に対して電荷蓄積層を介して配置され、
前記第１および第２コントロールゲートの少なくとも上部を覆うように形成された、第１サイドウォール絶縁層と、
前記第１および第２コントロールゲートおよび前記第１サイドウォール絶縁層を覆うように形成された、第２サイドウォール絶縁層と、を含み、
前記第２サイドウォール絶縁層は、窒化膜である。
【０００８】
本発明の半導体装置によれば、第１および第２コントロールゲートは、第１サイドウォール絶縁層と、第２サイドウォール絶縁層とからなるサイドウォール絶縁層に覆われているため、第１および第２コントロールゲートとビット線とがショートすることを防ぐことができる。その結果、信頼性の高い半導体装置を提供することができる。
【０００９】
本発明の半導体装置は、不揮発性記憶装置が複数の行および列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含み、
前記不揮発性記憶装置は、
半導体層の上方に、ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
前記ワードゲートの一方の側面および他方の側面に沿ってそれぞれ形成された、サイドウォール状の第１および第２コントロールゲートと、を含み、
前記第１コントロールゲートは、前記半導体層に対して電荷蓄積層を介して配置され、
前記第２コントロールゲートは、前記半導体層に対して電荷蓄積層を介して配置され、
前記第１および第２コントロールゲートの少なくとも上部を覆うように形成された、第１サイドウォール絶縁層と、
前記第１および第２コントロールゲートおよび前記第１サイドウォール絶縁層を覆うように形成された、第２サイドウォール絶縁層と、を有し、
前記第２サイドウォール絶縁層は、外側に窒化膜を有する。
【００１０】
本発明の半導体装置によれば、第１および第２コントロールゲートは、第１サイドウォール絶縁層と、第２サイドウォール絶縁層とからなるサイドウォール絶縁層に覆われているため、第１および第２コントロールゲートとビット線とがショートすることを防ぐことができる。その結果、信頼性の高い半導体装置を提供することができる。
【００１１】
本発明は、下記の態様をとることができる。
【００１２】
（Ａ）本発明の半導体装置において、前記第１サイドウォール絶縁層は、酸化膜であることができる。
【００１３】
（Ｂ）本発明の半導体装置において、前記第２サイドウォール絶縁層の頂部は、前記第１サイドウォール絶縁層の頂部よりも低くすることができる。
【００１４】
（Ｃ）本発明の半導体装置において、前記第２サイドウォール絶縁層は、酸化膜と窒化膜とが積層されて形成されることができる。
【００１５】
（Ｄ）本発明の半導体装置において、前記電荷蓄積層は、ＯＮＯ膜であることができる。
【００１６】
本発明の半導体装置の製造方法は、不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、以下の工程を含む。
【００１７】
（ａ）半導体層の上方に、第１絶縁層を形成し、
（ｂ）前記第１絶縁層の上方に、第１導電層を形成し、
（ｃ）前記第１導電層の上方に、ストッパ層を形成し、
（ｄ）前記メモリ領域内の前記ストッパ層と前記第１導電層とをパターニングし、該ストッパ層と該第１導電層とからなる積層体を形成し、
（ｅ）前記メモリ領域と前記ロジック回路領域との全面に電荷蓄積層を形成し、
（ｆ）前記電荷蓄積層の上方に、第２導電層を形成し、該第２導電層を異方性エッチングすることにより、少なくとも前記メモリ領域内の前記第１導電層の一方の側面および他方の側面に、前記電荷蓄積層を介してサイドウォール状の第１および第２コントロールゲートを形成し、
（ｇ）前記ストッパ層および前記第１導電層からなる積層体の両側面で、前記コントロールゲートの少なくとも上部に第１サイドウォール絶縁層を形成し、
（ｈ）前記ロジック回路領域内の前記ストッパ層を除去し、
（ｉ）前記ロジック回路領域内の前記第１導電層をパターニングして、該ロジック回路領域内に絶縁ゲート電界効果トランジスタのゲート電極を形成し、
（ｊ）前記ゲート電極の両側面にサイドウォール絶縁層を形成し、かつ、前記第１サイドウォール絶縁層と前記第１および第２コントロールゲートを覆うように第２サイドウォール絶縁層を形成し、該サイドウォール絶縁層と該第２サイドウォール絶縁層とは、少なくとも、外側に窒化膜を有し、
（ｋ）前記不揮発性記憶装置のソース領域またはドレイン領域となる第１不純物層と、前記絶縁ゲート電界効果トランジスタのソース領域またはドレイン領域となる第２不純物層とを形成し、
（ｌ）前記第１不純物層と前記第２不純物層との表面にシリサイド層を形成し、
（ｍ）前記メモリ領域と前記ロジック回路領域との全面に第２絶縁層を形成し、
（ｎ）前記メモリ領域内の前記ストッパ層は露出し、かつ、前記ロジック回路領域内の前記ゲート電極は露出しないように、前記第２絶縁層を除去し、
（ｏ）前記メモリ領域内の前記ストッパ層を除去し、
（ｐ）前記メモリ領域内の前記第１導電層をパターニングして、該メモリ領域内に前記不揮発性記憶装置のワードゲートを形成すること。
【００１８】
本発明の半導体装置の製造方法によれば、ゲート電極とストッパ層からなる積層体の側面で、第１および第２コントロールゲートの上部を覆うように、第１サイドウォール絶縁層が形成されている。そのため、後の工程で、第２サイドウォール絶縁層を形成する面の段差が少なくなり、第２サイドウォール絶縁層を良好に形成することができる。その結果、第１サイドウォール絶縁層と、第２サイドウォール絶縁層により、第１および第２コントロールゲートの表面を絶縁層で確実に覆うことができる。
【００１９】
本発明の半導体装置の製造方法は、以下の態様をとることができる。
【００２０】
（Ａ）本発明の半導体装置の製造方法において、前記第１サイドウォール絶縁層は、酸化膜で形成されることができる。
【００２１】
（Ｂ）本発明の半導体装置の製造方法において、前記第２サイドウォール絶縁層の頂部は、前記第１サイドウォール絶縁層の頂部よりも低くなるように形成することができる。
【００２２】
（Ｃ）本発明の半導体装置の製造方法において、前記第２サイドウォール絶縁層は、酸化膜と窒化膜とが積層されることができる。
【００２３】
（Ｄ）本発明の半導体装置の製造方法において、前記（ｌ）において、前記ゲート電極の表面にシリサイド層を形成することができる。
【００２４】
（Ｅ）本発明の半導体装置の製造方法において、前記（ｎ）において、前記第２絶縁層は、研磨することにより除去されることができる。
【００２５】
（Ｆ）本発明の半導体装置の製造方法において、前記電荷蓄積膜は、ＯＮＯ膜を用いることができる。
【００２６】
【発明の実施の形態】
図１は、本実施の形態に係る製造方法によって得られた半導体装置のメモリ領域のレイアウトを示す平面図である。図２は、本実施の形態に係る半導体装置の一部分を示す平面図である。図３は、図２のＡ−Ａ線に沿った断面図である。
【００２７】
図１〜図３に示す半導体装置は、ＭＯＮＯＳ型不揮発性記憶装置（以下、「メモリセル」という）１００が複数の行および列にマトリクス状に配列されてメモリセルアレイを構成しているメモリ領域１０００と、メモリの周辺回路などを含むロジック回路領域２０００とを含む。
【００２８】
［デバイスの構造］
まず、図１を参照しながら、メモリ領域１０００のレイアウトについて説明する。
【００２９】
図１には、メモリ領域１０００の一部である第１のブロックＢ１と、これに隣り合う第２のブロックＢ２とが示されている。図２には、第１のブロックＢ１と、第１のブロックＢ１のコンタクト構造とが示されている。第１のブロックＢ１と第２のブロックＢ２との間の一部領域には、素子分離領域３００が形成されている。各ブロックＢ１，Ｂ２においては、Ｘ方向（行方向）に延びる複数のワード線６２（ＷＬ）と、Ｙ方向（列方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。一本のワード線６２は、Ｘ方向に配列された複数のワードゲート１４に接続されている。ビット線６０は不純物層１６，１８によって構成されている。
【００３０】
第１および第２コントロールゲート２０，３０を構成する導電層４０は、各不純物層１６，１８を囲むように形成されている。すなわち、第１および第２コントロールゲート２０，３０は、それぞれＹ方向に延びており、１組の第１および第２コントロールゲート２０，３０の一方の端部は、Ｘ方向に延びる導電層によって互いに接続されている。また、１組の第１および第２コントロールゲート２０，３０の他方の端部はともに１つの共通コンタクト部２００に接続されている。したがって、各第１および第２コントロールゲート２０，３０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【００３１】
単一のメモリセル１００は、１つのワードゲート１４と、このワードゲート１４の両側に形成された第１および第２コントロールゲート２０，３０と、これらの第１および第２コントロールゲート２０，３０の外側であって、半導体基板内に形成された不純物層１６，１８とを含む。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００３２】
Ｙ方向に互いに隣り合う不純物層１６であって、ブロックＢ１に形成された不純物層１６とブロックＢ２に形成された不純物層１６とは、半導体基板内に形成されたコンタクト用不純物層４００によって互いに電気的に接続されている。このコンタクト用不純物層４００は、不純物層１６に対し、コントロールゲートの共通コンタクト部２００とは反対側に形成される。
【００３３】
このコンタクト用不純物層４００上には、コンタクト３５０が形成されている。不純物層１６によって構成されたビット線６０は、このコンタクト３５０によって、上層の配線層に電気的に接続される。
【００３４】
同様に、Ｙ方向に互いに隣り合う２つの不純物層１８は、共通コンタクト部２００が配置されていない側において、コンタクト用不純物層４００によって互いに電気的に接続されている。
【００３５】
図１からわかるように、１つのブロックにおいて、複数の共通コンタクト部２００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。
【００３６】
次に、図２および図３を参照しながら、半導体装置の平面構造および断面構造について説明する。メモリ領域１０００と隣り合う位置に、例えばメモリの周辺回路を構成するロジック回路領域２０００が形成されている。メモリ領域１０００とロジック回路領域２０００とは、素子分離領域３００によって電気的に分離されている。メモリ領域１０００には、少なくともメモリセル１００が形成されている。ロジック回路領域２０００には、少なくともロジック回路を構成する絶縁ゲート電界効果トランジスタ（以下、「ＭＯＳトランジスタ」という）５００が形成されている。
【００３７】
まず、メモリ領域１０００について説明する。
【００３８】
メモリセル１００は、半導体基板１０の上方に第１ゲート絶縁層１２を介して形成されたワードゲート１４と、半導体基板１０内に形成された、ソース領域またはドレイン領域を構成する不純物層１６，１８と、ワードゲート１４の両側に沿ってそれぞれ形成された、サイドウォール状の第１および第２コントロールゲート２０，３０とを含む。また、不純物層１６，１８上には、シリサイド層９２が形成されている。
【００３９】
第１コントロールゲート２０は、半導体基板１０の上方に第２ゲート絶縁層２２（電荷蓄積層）を介して形成され、かつ、ワードゲート１４の一方の側面に対してサイド絶縁層２４を介して形成されている。同様に、第２コントロールゲート３０は、半導体基板１０の上方に第２ゲート絶縁層２２を介して形成され、かつ、ワードゲート１４の他方の側面に対してサイド絶縁層２４を介して形成されている。
【００４０】
第２ゲート絶縁層２２およびサイド絶縁層２４は、ＯＮＯ膜である。具体的には、第２ゲート絶縁層２２およびサイド絶縁層２４は、ボトム酸化シリコン層（第１酸化シリコン層）、窒化シリコン層、トップ酸化シリコン層（第２酸化シリコン層）の積層膜である。
【００４１】
第２ゲート絶縁層２２の第１酸化シリコン層は、チャネル領域と電荷蓄積領域との間に電位障壁（ｐｏｔｅｎｔｉａｌ　ｂａｒｒｉｅｒ）を形成する。第２ゲート絶縁層２２の窒化シリコン層は、キャリア（たとえば電子）をトラップする電荷蓄積領域として機能する。第２ゲート絶縁層２２の第２酸化シリコン層は、コントロールゲートと電荷蓄積領域との間に電位障壁を形成する。
【００４２】
サイド絶縁層２４は、ワードゲート１４と、第１および第２コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、サイド絶縁層２４の上端は、ワードゲート１４と第１および第２コントロールゲート２０，３０とのショートを防ぐために、第１および第２コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置している。
【００４３】
そして、隣り合うメモリセル１００において、隣り合う第１コントロールゲート２０と第２コントロールゲート３０との間には、埋め込み絶縁層７０が形成される。この埋め込み絶縁層７０は、少なくとも第１および第２コントロールゲート２０，３０が露出しないようにこれらを覆っている。具体的には、埋込み絶縁層７０の上面は、サイド絶縁層２４の上端より半導体基板１０に対して上方に位置している。埋込み絶縁層７０をこのように形成することで、第１および第２コントロールゲート２０，３０と、ワードゲート１４およびワード線６２との電気的分離をより確実に行うことができる。
【００４４】
また、第１コントロールゲート２０と第２コントロールゲート３０は、サイドウォール絶縁層５０により覆われている。サイドウォール絶縁層５０は、第１サイドウォール絶縁層５２と、第２サイドウォール絶縁層５４とからなる。
【００４５】
第１サイドウォール絶縁層５２は、第１および第２コントロールゲート２０、３０の少なくとも上部を覆うように形成されており、酸化シリコン膜で形成されることが好ましい。
【００４６】
第２サイドウォール絶縁層５４は、第１および第２コントロールゲート２０、３０と、第１サイドウォール絶縁層５２とを覆うように形成されており、窒化シリコン膜で形成される。第２サイドウォール絶縁層５４の頂部の位置は、第１サイドウォール絶縁層５２の頂部の位置より低くなるように形成されている。そして、第２サイドウォール絶縁層５４は、ロジック領域のサイドウォール絶縁層１５２と同一の工程によって形成される。第２サイドウォール絶縁層５４は、ワードゲート１４側から酸化シリコン膜、窒化シリコン膜が積層された層でもよい。
【００４７】
共通コンタクト部２００には、第１および第２コントロールゲート２０，３０に所定の電位を供給するための導電層が形成される。共通コンタクト部２００は、図２に示すように、第１コンタクト導電層２１４、第１コンタクト導電層２１４の下方に位置する第１コンタクト絶縁層（図示せず）、第２コンタクト絶縁層２１０、第２コンタクト導電層２３２、第３コンタクト絶縁層２５２および第３コンタクト導電層２６０から構成されている。
【００４８】
第２コンタクト絶縁層２１０は、サイド絶縁層２４と第２ゲート絶縁層２２と同一の工程で形成され、第１酸化シリコン層，窒化シリコン層および第２酸化シリコン層の積層体から構成されている。第１コンタクト導電層２１４は、第２コンタクト絶縁層２１０の外側に形成されている。第２コンタクト導電層２３２は、第２コンタクト絶縁層２１０の内側に形成されている。第２コンタクト導電層２３２は、第１および第２コントロールゲート２０，３０とは、同一の材質で形成されている。第３コンタクト絶縁層２５２は、第２コンタクト導電層２３２の内側に形成されている。第３コンタクト導電層２６０は、第１コンタクト導電層２１４と第２コンタクト導電層２３２とに接続されている。
【００４９】
ロジック回路領域２０００においては、ＭＯＳトランジスタ５００が形成されている。ＭＯＳトランジスタ５００は、半導体基板１０の上方に第３ゲート絶縁層１２２を介して形成されたゲート電極１４２と、半導体基板１０内に形成されたソース領域またはドレイン領域を構成する不純物層１６２，１８２と、ゲート電極１４２の両側面に沿ってそれぞれ形成されたサイドウォール絶縁層１５２とを含む。さらに、不純物層１６２，１８２の上面にはシリサイド層１９２が形成され、ゲート電極１４２の上面にはシリサイド層１９４が形成されている。
【００５０】
ＭＯＳトランジスタ５００は絶縁層２７０によって覆われている。この絶縁層２７０は、埋込み絶縁層７０と同一の工程で形成される。
【００５１】
メモリ領域１０００とロジック回路領域２０００との境界領域には、図２および図３に示すように、ワードゲート１４およびゲート電極１４２と同一の材質からなる境界部１４０ｃが形成される。この境界部１４０ｃは、ワードゲート１４およびゲート電極１４２と同一の成膜工程で形成される。また、境界部１４０ｃの少なくとも一部は、素子分離領域３００の上方に形成されている。
【００５２】
境界部１４０ｃの一方の側面（メモリ領域１０００側）には、第１および第２コントロールゲート２０，３０と同一の材質のサイドウォール状導電層２０ａが形成されている。このサイドウォール状導電層２０ａは、Ｙ方向に延びており、共通コンタクト部２００を介して隣り合う第２コントロールゲート３０と電気的に接続されている。このサイドウォール状導電層２０ａは、メモリセルのコントロールゲートとしては利用されない。しかしながら、サイドウォール状導電層２０ａを隣り合う第２コントロールゲート３０と電気的に接続させることによって、サイドウォール状導電層２０ａと隣り合う第２コントロールゲート３０の電気特性を、他のコントロールゲートの電気特性と等しくすることができる。
【００５３】
また、境界部１４０ｃの他の側面（ロジック回路領域２０００側）には、ＭＯＳトランジスタ５００のサイドウォール絶縁層１５２の形成と同一の工程によって形成されたサイドウォール状絶縁層１５２が形成されている。
【００５４】
本実施の形態の半導体装置によれば、第１および第２コントロールゲート２０，３０は、第１サイドウォール絶縁層５２と第２サイドウォール絶縁層５４とからなるサイドウォール絶縁層５０に覆われている。そのため、ビット線６０と第１および第２コントロールゲート２０、３０がショートすることを防ぐことができ、その結果、信頼性の高い半導体装置を提供することができる。
【００５５】
［半導体装置の製造方法］
次に、図４〜図１７を参照しながら、本実施の形態に係る半導体装置の製造方法について説明する。各断面図は、図２のＡ−Ａ線に沿った部分に対応する。図４〜図１７において、図１〜図３で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００５６】
（１）図４に示すように、まず、半導体基板１０の表面に、トレンチアイソレーション法によって素子分離領域３００を形成する。
【００５７】
次いで、半導体基板１０の表面に、ゲート絶縁層となる絶縁層１２０を形成する。次いで、ワードゲート１４とゲート電極１４２とになるゲート層（第１導電層）１４０を絶縁層１２０上に堆積する。ゲート層１４０はドープトポリシリコンからなる。次いで、後のＣＭＰ工程におけるストッパ層Ｓ１００をゲート層１４０上に形成する。ストッパ層Ｓ１００は、窒化シリコン層からなる。
【００５８】
（２）次いで、ロジック回路領域２０００の全てを覆い、さらに、メモリ領域１０００の一部にまで張り出したレジスト層（図示しない）を形成する。次いで、このレジスト層をマスクとしてストッパ層Ｓ１００をパターニングする。その後、パターニングされたストッパ層Ｓ１００をマスクとして、ゲート層１４０をエッチングする。図５に示すように、メモリ領域１０００では、ゲート層１４０がパターニングされゲート層１４０ａとなる。一方、この工程では、ロジック回路領域２０００内のゲート層１４０はパターニングされない（以後、ロジック回路領域内のゲート層１４０を便宜的に１４０ｂと呼ぶ）。
【００５９】
パターニング後の様子を平面的に示したのが図６である。このパターニングによって、メモリ領域１０００内のゲート層１４０およびストッパ層Ｓ１００の積層体には、開口部１６０，１８０が設けられる。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の側面に沿ってサイド絶縁層とコントロールゲートとが形成される。
【００６０】
（３）図７に示すように、半導体基板１０上に、電荷蓄積膜としてのＯＮＯ膜２２０を全面的に形成する。ＯＮＯ膜２２０は、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層を順次堆積させることで形成される。第１酸化シリコン層は、たとえば熱酸化法、ＣＶＤ法を用いて成膜することができる。窒化シリコン層は、たとえばＣＶＤ法によって成膜することができる。第２酸化シリコン層は、ＣＶＤ法、具体的には高温酸化法（ＨＴＯ）を用いて成膜することができる。これらの各層を成膜した後、アニール処理を行い、各層を緻密化することが好ましい。
【００６１】
ＯＮＯ膜２２０は、後のパターニングによって、第２ゲート絶縁層２２およびサイド絶縁層２４となる（図３参照）。
【００６２】
（４）図８に示すように、ドープトポリシリコン層（第２導電層）２３０を、ＯＮＯ膜２２０上に全面的に形成する。ドープトポリシリコン層２３０は、後にエッチングされて、第１および第２コントロールゲート２０，３０を構成する導電層４０（図１参照）となる。
【００６３】
（５）図９に示すように、ドープトポリシリコン層２３０（図８参照）を全面的に異方性エッチングすることにより、第１および第２コントロールゲート２０，３０を形成する。
【００６４】
すなわち、このエッチング工程によって、メモリ領域１０００の開口部１６０，１８０（図６参照）の側面に沿って、サイドウォール状の第１および第２コントロールゲート２０，３０が形成される。一方、ロジック回路領域２０００内に堆積されたドープトポリシリコン層２３０は完全に除去される。但し、境界領域においては、ゲート層１４０ｂの一方の端部（メモリ領域１０００側）の側面に、ドープトポリシリコン層からなるサイドウォール状導電層２０ａが残存することになる。
【００６５】
（６）図１０に示すように、酸化シリコンまたは窒化シリコンなどの絶縁層４２を全面的に形成する。ついで、図１１に示すように、絶縁層４２を全面的に異方性エッチングをすることにより、ゲート層１４０ａとストッパ層Ｓ１００からなる積層体の側面に、第１および第２コントロールゲート２０、３０の少なくとも上部を覆うように第１サイドウォール絶縁層５２が形成される。ここで、第１サイドウォール絶縁層５２は、ゲート層１４０ａとストッパ層Ｓ１００からなる積層体の側面と、第１および第２コントロールゲート２０、３０との段差を減少させる役割を果すように形成される。
【００６６】
また、第１サイドウォール絶縁層５２は、第１および第２コントロールゲート２０、３０の表面の全体に形成してもよい。
【００６７】
（７）図１２に示すように、メモリ領域１０００の全てを覆い、さらにロジック回路領域の一部にまで張り出したレジスト層Ｒ１００を形成する。次いで、レジスト層Ｒ１００をマスクとしてロジック回路領域２０００におけるＯＮＯ膜２２０とストッパ層Ｓ１００とを除去する。このエッチング工程によって、境界領域を除くロジック回路領域２０００内のストッパ層Ｓ１００は全て除去される。
【００６８】
このとき、メモリ領域１０００とロジック回路領域２０００との境界領域に位置するゲート層１４０ｂであって、上記（２）のエッチング工程で使用されるレジスト層と、この（７）のエッチング工程で使用されるレジスト層Ｒ１００とに共に覆われていた領域は、後の工程で境界部１４０ｃ（図３参照）となる。また、このパターニングによって形成されたストッパ層Ｓ１００ａは、メモリ領域１０００内の他のストッパ層Ｓ１００より幅が大きい。その後、レジスト層Ｒ１００は除去される。
【００６９】
（８）図１３に示すように、ゲート電極１４２を形成するためのレジスト層Ｒ２００が形成される。このレジスト層Ｒ２００は、メモリ領域１０００の全てと、ロジック回路領域２０００内の所定の部分とを覆うようにパターニングされている。次いで、レジスト層Ｒ２００をマスクとしてゲート層１４０ｂ（図１２参照）をエッチングすることにより、ロジック回路領域２０００内にゲート電極１４２が形成される。また、このエッチングによって、境界領域にはレジスト層Ｒ２００とストッパ層Ｓ１００ａとをマスクとして自己整合的に境界部１４０ｃがパターニングされる。
【００７０】
その後、レジスト層Ｒ２００は除去される。次いで、Ｎ型不純物をドープすることで、ロジック回路領域２０００においてソース領域およびドレイン領域のエクステンション層１６１，１８１が形成される。
【００７１】
（９）図１４に示すように、メモリ領域１０００およびロジック回路領域２０００において、窒化膜からなる絶縁層２５０を全面的に形成する。ついで、図１５に示すように、絶縁層２５０（図１４参照）を全面的に異方性エッチングすることにより、ロジック回路領域２０００において、ゲート電極１４２の両側面にサイドウォール絶縁層１５２が形成される。これと共に、境界部１４０ｃのロジック回路領域２０００側の側面にサイドウォール絶縁層１５２が形成される。また、第１および第２コントロールゲート２０，３０および第１サイドウォール絶縁層５２を覆うように第２サイドウォール絶縁層５４が形成される。この際、第２サイドウォール絶縁層５４は、その頂部の位置が、後の工程（１１）で絶縁層２７０を除去する際に露出しないように、第１サイドウォール絶縁層５２の頂部の高さより低い位置になるように形成される。このようにして、第１サイドウォール絶縁層５２と第２サイドウォール絶縁層５４とからなるサイドウォール絶縁層５０が形成される。さらに、このエッチングによって、後の工程でシリサイド層が形成される領域に堆積された絶縁層は除去され、半導体基板が露出する。
【００７２】
（１０）次いで、Ｎ型不純物をイオン注入することにより、半導体基板１０内に、メモリ領域１０００のソース領域またはドレイン領域を構成する不純物層１６，１８、およびロジック回路領域２０００のソース領域またはドレイン領域を構成する不純物層１６２，１８２を形成する。
【００７３】
次いで、シリサイド形成用の金属を全面的に堆積させる。シリサイド形成用の金属とは、例えば、チタンやコバルトである。その後、不純物層１６，１８，１６２，１８２と、ゲート電極１４２との上に形成された金属をシリサイド化反応させることにより、不純物層１６，１８の上面にシリサイド層９２を形成させ、不純物層１６２，１８２の上面にシリサイド層１９２を形成させ、ゲート電極１４２の上面にシリサイド層１９４を形成させる。従って、このシリサイド工程によって、ロジック回路領域２０００のＭＯＳトランジスタ５００は、ゲート電極と、ソース領域またはドレイン領域とが共に自己整合的にシリサイド化される。また、同一のシリサイド工程によって、メモリ領域１０００のメモリセル１００は、ソース領域またはドレイン領域の表面が自己整合的にシリサイド化される。
【００７４】
次いで、メモリ領域１０００およびロジック回路領域２０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層２７０を全面的に形成する。絶縁層２７０は、ストッパ層Ｓ１００とＳ１００ａとを覆うように形成される。
【００７５】
（１１）図１６に示すように、絶縁層２７０をＣＭＰ法を用いて、ストッパ層Ｓ１００，Ｓ１００ａが露出するまで研磨し、絶縁層２７０を平坦化する。この研磨によって、第１および第２コントロールゲート２０，３０をはさんで対向する２つのサイド絶縁層２４の間に絶縁層２７０が残存され、埋込み絶縁層７０となる。
【００７６】
このとき、メモリ領域１０００においては、ゲート層１４０ａおよびストッパ層Ｓ１００の側面に形成されたサイド絶縁層２４の上端は、第１および第２コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置する。また、ロジック回路領域２０００においては、ＭＯＳトランジスタ５００は絶縁層２７０によって完全に覆われている。
【００７７】
従って、この研磨工程が終わった段階で、ワードゲート１４となるゲート層１４０ａと境界部１４０ｃとの上方にはそれぞれストッパ層Ｓ１００とＳ１００ａとが存在することになる。一方、ゲート電極１４２の上方にはストッパ層は無く、絶縁層２７０が存在することになる。
【００７８】
（１２）ストッパ層Ｓ１００，Ｓ１００ａ（図１６参照）を熱りん酸で除去する。この結果、少なくともゲート層１４０ａと境界部１４０ｃとの上面が露出する。その後、全面的にドープトポリシリコン層（図示せず）を堆積させる。
【００７９】
次いで、図１７に示すように、前記ドープトポリシリコン層上にパターニングされたレジスト層Ｒ３００を形成する。レジスト層Ｒ３００をマスクとして、前記ドープトポリシリコン層をパターニングすることにより、ワード線６２が形成される。
【００８０】
引き続き、レジスト層Ｒ３００をマスクとして、ゲート層１４０ａ（図１６参照）のエッチングが行われる。このエッチングにより、ワード線５０が上方に形成されないゲート層１４０ａが除去される。その結果、アレイ状に配列したワードゲート１４を形成することができる。ゲート層１４０ａの除去領域は、後に形成されるＰ型不純物層（素子分離用不純物層）１５の領域と対応する（図２参照）。
【００８１】
尚、このエッチング工程では、第１および第２のコントロールゲート２０、３０をなす導電層４０は、埋込み絶縁層７０で覆われているために、エッチングされずに残る。また、ロジック回路領域２０００のＭＯＳトランジスタ５００は、絶縁層２７０によって完全に覆われているため、このエッチングによって影響を受けることは無い。
【００８２】
次いで、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４の相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図２参照）が形成される。このＰ型不純物層１５によって、不揮発性半導体記憶装置１００相互の素子分離がより確実に行われる。以上の工程により、図１、図２および図３に示す半導体装置を製造することができる。
【００８３】
この製造方法による利点は以下の通りである。
【００８４】
工程（６）において、ゲート電極１４とストッパ層Ｓ１００からなる積層体の側面で、第１および第２コントロールゲート２０、３０の上部を覆うように、第１サイドウォール絶縁層５２が形成されている。そのため、後の工程で、第２サイドウォール絶縁層５４を形成する面の段差が少なくなり、第２サイドウォール絶縁層５４を良好に形成することができる。その結果、第１および第２コントロールゲート２０、３０の表面は、第１サイドウォール絶縁層５２と、第２サイドウォール絶縁層５４とからなるサイドウォール絶縁層５０で確実に覆うことができる。第１および第２コントロールゲート２０、３０の側面にサイドウォール絶縁層が良好に形成されない場合、コントロールゲートの表面にシリサイドが形成されることがある。このような場合、不純物層１６によって構成されるビット線６０とコントロールゲートが、ショートしてしまうという問題が生じることがあるが、本発明によれば、そのよう問題を回避することができる。
【００８５】
また、本実施の形態の製造方法では、第２サイドウォール絶縁層５４は、窒化膜で形成されている。各種不純物層、ゲート電極の表面にシリサイドを形成する工程において、シリサイド形成用の金属を堆積する前に、自然酸化膜などを除去するため希フッ酸などの薬液により各種不純物層、ゲート電極の表面のエッチングが行なわれる。この際に、コントロールゲートの表面のサイドウォール絶縁層が除去されてしまうことがあるが、本実施の形態によれば、第２サイドウォール絶縁層５４は、窒化膜であるため、このような薬液によるエッチングを防ぐことができ、所望のサイドウォール絶縁層を形成することができる。また、コントロールゲートの表面に確実に絶縁層を形成するために、サイドウォール絶縁層の膜厚を厚くする場合、ビット線が絶縁層で埋まってしまうことがある。しかし、本実施の形態によれば、第２サイドウォール絶縁層５４を窒化シリコン膜で形成するため、上述したように薬液によるサイドウォール絶縁層のエッチングを防ぐことができる。その結果、第２サイドウォール絶縁層５４の膜厚を薄くすることができ、所望の形状のサイドウォールを形成することができる。
【００８６】
第２サイドウォール絶縁層５４は、工程（１１）において絶縁層２７０を研磨する際に露出しないような高さで形成されている。第２サイドウォール絶縁層５４が絶縁層２７０に露出してしまう場合、工程（１２）において、窒化膜で構成されている第２サイドウォール絶縁層５４は、熱燐酸液によりエッチングされることになるが、本実施の形態によれば、そのような問題を防ぐことができる。その結果、コントロールゲートの側面に所望のサイドウォール絶縁層を形成することができる。
【００８７】
（変形例）
次に、変形例について、図１８、１９を参照しながら説明する。なお、以下の説明では、第１の実施の形態と異なる点についての説明を行なう。
【００８８】
まず、工程（１）〜（８）は、第１の実施の形態と同様に行ない、第１サイドウォール絶縁層５２を形成し、ロジック領域のゲート電極１４２を形成する。この変形例では、第１サイドウォール絶縁層５２は、第１および第２コントロールゲート２０、３０を覆うように形成した場合を例として説明する。
【００８９】
（９）図１８に示すように、全面に、酸化膜２５０ａと、酸化膜２５０ａを覆う窒化膜２５０ｂとが積層された絶縁層２５０を形成する。ついで、図１９に示すように、窒化膜２５０ｂを全面的に異方性エッチングすることにより、第１サイドウォール絶縁層５２の側面に、サイドウォール状の窒化膜５４ｂが形成される。サイドウォール状の窒化膜５４ｂは、その頂部の位置が、第１の実施の形態で述べたように、第１サイドウォール絶縁層５２より低いことが好ましい。このとき、酸化膜２５０ａは、エッチングストッパの役割を果す。ついで、ストッパ層Ｓ１００の上面に残存している酸化膜（図示せず）を除去する。このようにして、酸化膜５４ａと、窒化膜５４ｂが積層した第２サイドウォール絶縁層５４が形成される。
【００９０】
このようにして、第２サイドウォール絶縁層５４が形成された後、第１の実施の形態の製造方法に従い、工程（１０）〜（１２）を行ない、本変形例にかかる半導体装置が製造される。
【００９１】
この変形例の利点は、以下の通りである。
【００９２】
第２サイドウォール絶縁層５４は、酸化膜５４ａとを窒化膜５４ｂと積層されており、窒化膜５４ｂが最も外側に形成されている。そのため、上述の実施の形態と同様に、シリサイド形成前の自然酸化膜などの除去工程でコントロールゲートの表面が露出するという問題を回避することができる。
【００９３】
また、窒化膜２５０ｂをエッチングしサイドウォール状の窒化膜５４ｂを形成する際に、酸化膜２５０ａは、エッチングストッパとしての役割を果すため、サイドウォール状の窒化膜５４ｂの高さの制御を行ないやすくなる。その結果、所望の形状の第２サイドウォール絶縁層５４ｂを形成できる。
【００９４】
以上、本発明の実施の形態について述べたが、本発明は、これに限定されず、本発明の要旨の範囲内で種々の態様をとることができる。たとえば、上述の実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。なお、上述の実施の形態では、これらを「半導体層」と称することとする。
【図面の簡単な説明】
【図１】半導体装置のメモリ領域のレイアウトを模式的に示す平面図である。
【図２】半導体装置の要部を模式的に示す平面図である。
【図３】図２のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図４】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図５】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図６】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図７】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図８】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図９】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１０】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１１】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１２】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１３】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１４】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１５】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１６】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１７】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１８】変形例にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１９】変形例にかかる半導体装置の製造方法の一工程を示す断面図である。
【図２０】公知のＭＯＮＯＳ型メモリセルを示す断面図である。
【符号の説明】
１０　半導体基板
１２　第１ゲート絶縁層
１４　ワードゲート
１６，１８　不純物層
２０　第１コントロールゲート
２２　第２ゲート絶縁層
２４　サイド絶縁層
３０　第２コントロールゲート
５０　サイドウォール絶縁層
５２　第１サイドウォール絶縁層
５４　第２サイドウォール絶縁層
６０　ビット線
６２　ワード線
７０　埋込み絶縁層
７２　層間絶縁層
８０　配線層
１００　不揮発性記憶装置（メモリセル）
１２０　絶縁層
１２２　第３ゲート絶縁層
１４０，１４０ａ，１４０ｂ　ゲート層
１４２　ゲート電極
１６０，１８０　開口部
１６２，１８２　不純物層
２７０　絶縁層
３００　素子分離領域
４００　コンタクト用不純物層
５００　絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）
Ｓ１００　ストッパ層
Ｒ１００、Ｒ２００、Ｒ３００　レジスト層
１０００　メモリ領域
２０００　ロジック回路領域

Claims (13)

1. 不揮発性記憶装置が複数の行および列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含む、半導体装置であって、
   前記不揮発性記憶装置は、
   半導体層の上方に、ゲート絶縁層を介して形成されたワードゲートと、
   前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
   前記ワードゲートの一方の側面および他方の側面に沿ってそれぞれ形成された、サイドウォール状の第１および第２コントロールゲートと、を含み、
   前記第１コントロールゲートは、前記半導体層に対して電荷蓄積層を介して配置され、
   前記第２コントロールゲートは、前記半導体層に対して電荷蓄積層を介して配置され、
   前記第１および第２コントロールゲートの少なくとも上部を覆うように形成された、第１サイドウォール絶縁層と、
   前記第１および第２コントロールゲートおよび前記第１サイドウォール絶縁層を覆うように形成された、第２サイドウォール絶縁層と、を含み、
   前記第２サイドウォール絶縁層は、窒化膜である、半導体装置。
2. 不揮発性記憶装置が複数の行および列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含む、半導体装置であって、
   前記不揮発性記憶装置は、
   半導体層の上方に、ゲート絶縁層を介して形成されたワードゲートと、
   前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
   前記ワードゲートの一方の側面および他方の側面に沿ってそれぞれ形成された、サイドウォール状の第１および第２コントロールゲートと、を含み、
   前記第１コントロールゲートは、前記半導体層に対して電荷蓄積層を介して配置され、
   前記第２コントロールゲートは、前記半導体層に対して電荷蓄積層を介して配置され、
   前記第１および第２コントロールゲートの少なくとも上部を覆うように形成された、第１サイドウォール絶縁層と、
   前記第１および第２コントロールゲートおよび前記第１サイドウォール絶縁層を覆うように形成された、第２サイドウォール絶縁層と、を含み、
   前記第２サイドウォール絶縁層は、外側に窒化膜を有する、半導体装置。
3. 請求項１または２において、
   前記第１サイドウォール絶縁層は、酸化膜である、半導体装置。
4. 請求項１〜３のいずれかにおいて、
   前記第２サイドウォール絶縁層の頂部は、前記第１サイドウォール絶縁層の頂部よりも低い、半導体装置。
5. 請求項２〜４のいずれかにおいて、
   前記第２サイドウォール絶縁層は、酸化膜と窒化膜とが積層されて形成される、半導体装置。
6. 請求項１〜５のいずれかにおいて、
   前記電荷蓄積層は、ＯＮＯ膜である、半導体装置。
7. 不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、以下の工程を含む、半導体装置の製造方法。
   （ａ）半導体層の上方に、第１絶縁層を形成し、
   （ｂ）前記第１絶縁層の上方に、第１導電層を形成し、
   （ｃ）前記第１導電層の上方に、ストッパ層を形成し、
   （ｄ）前記メモリ領域内の前記ストッパ層と前記第１導電層とをパターニングし、該ストッパ層と、該第１導電層とからなる積層体を形成し、
   （ｅ）前記メモリ領域と前記ロジック回路領域との全面に電荷蓄積膜を形成し、
   （ｆ）前記電荷蓄積膜の上方に、第２導電層を形成し、該第２導電層を異方性エッチングすることにより、少なくとも前記メモリ領域内の前記第１導電層の一方の側面および他方の側面に、前記電荷蓄積層を介してサイドウォール状の第１および第２コントロールゲートを形成し、
   （ｇ）前記ストッパ層および前記第１導電層からなる積層体の両側面で、前記第１および第２コントロールゲートの少なくとも上部を覆うように第１サイドウォール絶縁層を形成し、
   （ｈ）前記ロジック回路領域内の前記ストッパ層を除去し、
   （ｉ）前記ロジック回路領域内の前記第１導電層をパターニングして、該ロジック回路領域内に絶縁ゲート電界効果トランジスタのゲート電極を形成し、
   （ｊ）前記ゲート電極の両側面にサイドウォール絶縁層を形成し、かつ、前記第１サイドウォール絶縁層と前記第１および第２コントロールゲートを覆うように第２サイドウォール絶縁層を形成し、該サイドウォール絶縁層と該第２サイドウォール絶縁層とは、少なくとも、外側に窒化膜を有し、
   （ｋ）前記不揮発性記憶装置のソース領域またはドレイン領域となる第１不純物層と、前記絶縁ゲート電界効果トランジスタのソース領域またはドレイン領域となる第２不純物層とを形成し、
   （ｌ）前記第１不純物層と前記第２不純物層との表面にシリサイド層を形成し、
   （ｍ）前記メモリ領域と前記ロジック回路領域との全面に第２絶縁層を形成し、
   （ｎ）前記メモリ領域内の前記ストッパ層は露出し、かつ、前記ロジック回路領域内の前記ゲート電極は露出しないように、前記第２絶縁層を除去し、
   （ｏ）前記メモリ領域内の前記ストッパ層を除去し、
   （ｐ）前記メモリ領域内の前記第１導電層をパターニングして、該メモリ領域内に前記不揮発性記憶装置のワードゲートを形成すること。
8. 請求項７において、
   前記第１サイドウォール絶縁層は、酸化膜で形成されている、半導体装置の製造方法。
9. 請求項７または８において、
   前記第２サイドウォール絶縁層の頂部は、前記第１サイドウォール絶縁層の頂部よりも低くなるように形成される、半導体装置の製造方法。
10. 請求項７〜９のいずれかにおいて、
    前記第２サイドウォール絶縁層は、酸化膜と窒化膜とが積層されて形成される、半導体装置の製造方法。
11. 請求項７〜１０のいずれかにおいて、
    前記（ｌ）において、前記ゲート電極の表面にシリサイド層を形成すること、を含む、半導体装置の製造方法。
12. 請求項７〜１１のいずれかにおいて、
    前記（ｎ）において、前記第２絶縁層は、研磨することにより除去される、半導体装置の製造方法。
13. 請求項７〜１２のいずれかにおいて、
    前記電荷蓄積層は、ＯＮＯ膜を用いる、半導体装置の製造方法。

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