JP2001111013A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリとＣＭＯＳとの混載におけるゲート電
極の低抵抗性，ゲートパターン精度及び容量絶縁膜等の
信頼性を確保する。 【解決手段】 メモリ領域Ｒmemoにおいて、主ゲート部
を第２ポリシリコン７のみにより構成し、低抵抗層であ
るシリサイド化領域２８を制御ゲートの主ゲート部の中
央部のみに設ける一方、主ゲート部の側面に熱酸化によ
る酸化膜９を設けることで、制御ゲートの低抵抗性を維
持しつつ、イオン注入によるトンネル絶縁膜３，容量絶
縁膜５，酸化膜６等へのダメージをよく制止する。パッ
ド部材である第３ポリシリコン１９のパターニング時に
ＣＭＯＳ領域Ｒmos におけるＴＥＯＳ膜（上面保護膜）
８が除去されているので、ＣＭＯＳ領域Ｒmos における
ゲート電極（第２ポリシリコン７）の形成時における寸
法シフトが小さくなり、ゲート長などの寸法精度が確保
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板上にメモリと
ＣＭＯＳデバイスとを混載して高集積化された半導体装
置及びその製造方法に関するものである。

【０００２】

【従来の技術】従来より、例えば、文献１（IEDM89, p.
583-586, " A 3.6μm MEMORY CELL STRUCTURE FOR 16MB
EPROMS" や、文献２（1992 Symposium on VLSI Techno
logy,p.44-45, "A Novel Cell Structure for Giga-bit
EPROMs and Flash MemoriesUsing Polysilicon Thin F
ilm Transistors"）に示されているように、大容量ＥＰ
ＲＯＭとＣＭＯＳデバイスとを共通の基板上に搭載した
高集積半導体装置が知られている。

【０００３】図１０（ａ），（ｂ）は従来の半導体装置
におけるメモリ領域ＲmemoとＣＭＯＳ領域Ｒmos とにお
ける構造をそれぞれ示す断面図である。図１０（ａ）に
示すように、メモリ領域Ｒmemoにおいて、シリコン基板
１０１内にはドレイン拡散層１１６及びソース拡散層１
１７が形成されている。そして、シリコン基板１０１の
上におけるソース拡散層１１６及びドレイン拡散層１１
７に挟まれる領域には、酸化シリコンからなるトンネル
酸化膜１０３と、ポリシリコンからなる浮遊ゲート１４
２と、容量結合用の容量絶縁膜１４３と、制御ゲートと
して機能するポリサイド層１４４と、ゲート上保護膜及
びサイドウォールを含む酸化膜１４５とが順次積層され
てなるメモリセルゲートが設けられている。さらに、シ
リコン基板１０１の表面からメモリセルゲートの側面を
経てメモリセルゲートの上面の一部に延びるポリサイド
１４６と、基板の全面を覆う層間絶縁膜１２９と、層間
絶縁膜１２９を貫通してドレイン拡散層１１６上のポリ
サイド１４６にコンタクトするタングステンプラグ１３
０と、タングステンプラグ１３０に接続されるとともに
層間絶縁膜１２９の上に延びるビット線として機能する
アルミニウム合金膜１３１とを備えている。

【０００４】一方、図１０（ｂ）に示すように、ＣＭＯ
Ｓ領域Ｒmos において、シリコン基板１０１内には、低
濃度の不純物がドープされたＬＤＤ領域１２４と、高濃
度の不純物がドープされたソース・ドレイン拡散層１２
７とが形成されている。そして、シリコン基板１０１の
上におけるソース・ドレイン拡散層１２７に挟まれる領
域には、酸化シリコンからなるゲート酸化膜１０６と、
ゲート電極として機能するポリサイド１４４と、ゲート
上保護膜及びサイドウォールを含む酸化膜１４５とが設
けられている。さらに、層間絶縁膜１２９を貫通してソ
ース・ドレイン拡散層１２７にコンタクトするタングス
テンプラグ１３０と、タングステンプラグ１３０に接続
されるとともに層間絶縁膜１２９の上に延びる配線とし
て機能するアルミニウム合金膜１３１とを備えている。

【０００５】図１０（ａ）に示す構造により、相隣接す
るメモリセル同士の間隔を サイドウオールとサイドウ
ォールとの間にソース拡散層やドレイン拡散層が僅かに
露出する程度まで狭くすることができ、コンタクトサイ
ズに依存することなくメモリセルを高密度に配置するこ
とができる。

【０００６】ここで、図１０（ｂ）に示すＣＭＯＳ領域
Ｒmos は、メモリ部を制御するデコーダ回路やセンスア
ンプ回路や電源回路であったり、マイクロコントローラ
やマイクロプロセッサなどの回路である場合がある。こ
れらの回路には、図１０（ｂ）に示すようなＭＩＳトラ
ンジスタが多数配置されている。そして、これらの回
路、特にマイクロコントローラやマイクロプロセッサな
どを高速に動作させるためには、より微細なゲート長を
有するＭＩＳトランジスタが要求される。

【０００７】また、図１０（ｂ）に示すＭＩＳトランジ
スタにおけるゲート電極は、図１０（ａ）に示されるメ
モリ領域Ｒmemoにおける制御ゲートと同じポリサイド１
４４により構成されている。このように、メモリ領域の
制御ゲートとＣＭＯＳ領域Ｒmos のゲート電極とを構成
するポリサイド１４４を共通化することにより、工程数
を削減することができる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来のメモリ領域ＲmemoとＣＭＯＳ領域Ｒmos とを備えた
半導体装置において、以下のような不具合があった。

【０００９】半導体装置の製造工程において、図１０
（ａ），（ｂ）に示すメモリ領域Ｒmemoにおける制御ゲ
ート又はＣＭＯＳ領域Ｒmos におけるゲート電極と、両
者を被覆する酸化膜１４５とを形成する工程は、図１１
（ａ），（ｂ）に示す手順で行なわれる。まず、図１１
（ａ）に示すように、シリコン基板１０１の上に、厚み
が３００ｎｍ程度のポリサイド１４４と、厚みが１５０
ｎｍ程度の酸化膜１４５とが堆積され、酸化膜１４５の
上に、ゲートパターン形成用のフォトレジスト膜１４７
が形成される。このとき、ポリサイド１４４は、ポリシ
リコン膜を形成した後コバルト，チタンなどの高融点金
属膜を堆積してポリシリコンの上部をシリサイド化する
ことによって形成される。

【００１０】次に、図１１（ｂ）に示すように、フォト
レジスト膜１４７をマスクとしてドライエッチング（異
方性エッチング）を行い、酸化膜１４５及びポリサイド
１４４をパターニングすることにより、制御ゲート又は
ゲート電極を形成する。

【００１１】ただし、図１１（ａ），（ｂ）において、
ポリサイド１４４の下方には、メモリ領域Ｒmemoにおい
ては容量絶縁膜１４６が、ＣＭＯＳ領域Ｒmos において
はゲート酸化膜１０６が存在し、かつ、メモリ領域Ｒme
moにおいては容量絶縁膜１４６の下方に浮遊ゲートなど
が存在するものとする。

【００１２】ここで、ＣＭＯＳ領域Ｒmos のＭＩＳトラ
ンジスタは、低電圧動作化の傾向にあるので、ＭＩＳト
ランジスタの誤動作を回避するためには、ゲート長寸法
の精度を確保することがきわめて重要である。ところ
が、ＣＭＯＳ領域Ｒmos におけるＭＩＳトランジスタの
ゲート電極を形成する際に、ポリサイド１４４の上に厚
みが約１５０ｎｍという厚いの酸化膜１４５が存在して
いると、フォトリソグラフィー工程において、下地から
の露光光の反射の影響が大きくなってパターニング精度
が低下するおそれがある。特に、トランジスタの横寸法
が縮小されてアスペクト比が高くなると、図１１（ｂ）
に示すように、ゲート電極などがテーパ状に加工され、
いわゆる寸法シフトによって、所望のゲート長が得られ
ないおそれがあった。

【００１３】また、図１２（ａ）に示すように、上記従
来の半導体装置の製造工程において、メモリ領域Ｒmemo
のソース拡散層及びドレイン拡散層形成のためのイオン
注入を行なう前に、トンネル酸化膜１０３や容量絶縁膜
１４３へのイオン注入によるダメージ低減のために、メ
モリセルゲートの側面がＣＶＤ酸化膜１４８によって覆
われていた。これは、トンネル酸化膜１０３や容量絶縁
膜１４３へのイオン注入によるダメージを抑制するため
である。また、ソース拡散層及びドレイン拡散層に注入
された不純物の活性化のための熱処理の際にも、浮遊ゲ
ート電極１４２の側面と制御ゲートを構成するポリサイ
ド１４４とからの不純物の空中への飛散を防止するため
にも、メモリセルゲートの側面を露出させないように、
ＣＶＤ酸化膜１４８を形成しておく必要がある。

【００１４】ところが、ＣＶＤ法によって形成されたＣ
ＶＤ酸化膜１４８の厚みは、メモリセルゲートの上面及
び側面，トンネル酸化膜１０３の表面など各部において
ほぼ均一である。一方、シリコン基板１０１上のトンネ
ル酸化膜１０３は、メモリセルゲートのパターニング時
にエッチングストッパーとなる部分であり、残しておく
必要がある。そのため、図１２（ａ）に示すように、メ
モリセルゲートの側面部における酸化膜厚Ｓよりも、シ
リコン基板１０１上における合計の酸化膜厚Ｂの方が厚
くなっている。その結果、ソース拡散層及びドレイン拡
散層形成のためのイオン注入の際には、イオンがシリコ
ン基板１０１上に存在する酸化膜厚ＢのＣＶＤ酸化膜１
４８及びトンネル酸化膜１０３を突き抜けてシリコン基
板内に侵入可能な程度の加速エネルギーを必要とするの
で、イオンがメモリセルゲートの側面にある酸化膜厚Ｓ
の比較的薄いＣＶＤ酸化膜１４８酸化膜を突き抜けてト
ンネル膜１０３や容量膜１４２にダメージを与えるおそ
れもあった。

【００１５】本発明の第１の目的は、メモリとＣＭＯＳ
デバイスとを共通の基板上に混載した半導体装置におい
て、メモリ領域にメモリセルを高密度に配置しつつ、Ｃ
ＭＯＳ領域のＭＩＳトランジスタのゲート長を制御性よ
く形成する手段を講ずることにある。

【００１６】また、本発明の第２の目的は、メモリとＣ
ＭＯＳデバイスとを共通の基板上に混載した半導体装置
において、ゲート電極や制御ゲートを構成するポリサイ
ドの代わりとなる部材を設けることにより、ゲート電極
や制御ゲートの低抵抗性を維持しつつ上述のような不具
合を解消することにある。

【００１７】

【課題を解決するための手段】本発明の第１の半導体装
置は、半導体基板の一部に不揮発性半導体記憶装置のメ
モリセルを設けた半導体装置であって、上記メモリセル
は、上記半導体基板内で互いに離間して形成された２つ
の不純物拡散層と、上記半導体基板の２つの不純物拡散
層間の領域の上に設けられた情報保持層と、上記情報保
持層の上に設けられ導体材料からなる主ゲート部と上記
主ゲート部の中央部の上に設けられ上記導体材料よりも
低抵抗な材料からなる低抵抗層とを有するゲート電極
と、上記主ゲート部の側面に設けられた熱酸化膜と、上
記主ゲート部の両端部の上で上記低抵抗層を挟むように
設けられた上面分離絶縁層と、上記熱酸化膜を挟むよう
に上記上面分離絶縁層の外側面及び上記ゲート電極の側
面に亘って設けられた絶縁体サイドウォールと、上記絶
縁体サイドウォールの側方で上記２つの不純物拡散層に
それぞれ接続され、かつ、上記上面分離絶縁層の上まで
延びて上面分離絶縁層の内側面とほぼ共通の面内に側面
を有する２つのパッド部材とを備えている。

【００１８】これにより、主ゲート部の側面に熱酸化膜
が形成されているので、半導体基板上に厚い酸化膜が形
成されることがなくなり、主ゲート部下方の情報保持層
への不純物の注入エネルギーの低減によってダメージの
発生を抑制することができる構造となる。

【００１９】上記第１の半導体装置において、上記半導
体基板の他部にＭＩＳ型トランジスタが設け、上記ＭＩ
Ｓ型トランジスタに、上記半導体基板内で互いに離間し
て形成された２つの不純物拡散層と、上記２つの不純物
拡散層間の領域の上に設けられたゲート絶縁膜と、上記
ゲート絶縁膜の上に設けられ導体材料により構成される
主ゲート部と、上記主ゲート部の上に設けられ上記導体
材料よりも低抵抗な材料からなる低抵抗層とを有するＭ
ＩＳゲート電極とを設けることにより、混載型半導体装
置におけるＭＩＳゲート電極上に上面保護膜が不要な構
造となり、ゲート電極形成時の寸法シフトが小さくなる
ので、ＭＩＳゲート電極の形状精度が向上する。

【００２０】上記第１の半導体装置において、上記メモ
リセルのゲート電極の上で上記各上面分離絶縁層の内側
面と各パッド部材の側面とに亘ってそれぞれ設けられた
第２の絶縁体サイドウォールをさらに備え、上記メモリ
セルのゲート電極の上記低抵抗層が上記第２の絶縁体サ
イドウォールによって挟まれている構造とすることによ
り、メモリセルのゲート電極上にコンタクト部材を設け
る際における接続の信頼性が高くなる。

【００２１】本発明の第２の半導体装置は、半導体基板
に不揮発性半導体記憶装置のメモリセルとＭＩＳトラン
ジスタとを設けた半導体装置であって、上記メモリセル
は、上記半導体基板内で互いに離間して形成された２つ
の不純物拡散層と、上記半導体基板の２つの不純物拡散
層間の領域の上方に設けられた情報保持層と、上記情報
保持層の上に設けられ導体材料からなる主ゲート部と、
上記主ゲート部の上に形成され上記導体材料よりも低抵
抗な材料からなる低抵抗層とを有するゲート電極と、上
記ゲート電極の低抵抗層の両端部の上にそれぞれ設けら
れた上面分離絶縁層と、上記上面分離絶縁層の外側面及
び上記ゲート電極の側面に亘って設けられた絶縁体サイ
ドウォールと、上記絶縁体サイドウォールの側方で上記
２つの不純物拡散層にそれぞれ接続され、かつ、上記上
面分離絶縁層の上まで延びて上面分離絶縁層の内側面と
ほぼ共通の面内に側面を有する２つのパッド部材とを備
え、上記ＭＩＳ型トランジスタは、上記半導体基板内で
互いに離間して形成された２つの不純物拡散層と、上記
２つの不純物拡散層間の領域の上に設けられたゲート絶
縁膜と、上記ゲート絶縁膜の上に設けられ上記導体材料
からなる主ゲート部と、上記主ゲート部の上に設けられ
上記低抵抗な材料からなる低抵抗層とを有するＭＩＳゲ
ート電極とを備えている。

【００２２】これにより、ＭＩＳ型トランジスタのＭＩ
Ｓゲート電極の上に上面保護膜が不要な構造となり、ゲ
ート電極形成時の寸法シフトが小さくなるので、ＭＩＳ
ゲート電極の形状精度が向上する。

【００２３】上記第２の半導体装置において、上記メモ
リセルのゲート電極の上で上記各上面分離絶縁層の内側
面と各パッド部材との側面とに亘ってそれぞれ設けられ
た第２の絶縁体サイドウォールをさらに備えることによ
り、メモリセルのゲート電極上にコンタクト部材を設け
る際における接続の信頼性が高くなる。

【００２４】本発明の第１の半導体装置の製造方法は、
半導体基板の一部に不揮発性半導体記憶装置のメモリセ
ルを設けた半導体装置の製造方法であって、情報保持層
が設けられた基板上にゲート用導体膜と絶縁膜とを順次
堆積した後、絶縁膜とゲート用導体膜とをパターニング
して、上記情報保持層の上にゲート電極の主ゲート部と
その上の上面保護膜とを形成する工程（ａ）と、上記主
ゲート部の側面に熱酸化膜を形成する工程（ｂ）と、上
記上面保護膜，主ゲート部及び熱酸化膜をマスクとし
て、上記半導体基板内にソース・ドレイン形成用の不純
物イオンを注入する工程（ｃ）と、上記工程（ｃ）の
後、上記上面保護膜の側面と上記主ゲート部の側面とに
亘って上記熱酸化膜を挟むように絶縁体サイドウォール
を形成する工程（ｄ）と、基板上に、上記不純物が注入
された領域に接続されるパッド用導体膜を堆積する工程
（ｅ）と、上記パッド用導体膜及び上記上面保護膜をパ
ターニングして、上記主ゲート部の両端部の上に、ほぼ
共通の面内に側面を有するパッド部材と上面分離絶縁層
とをそれぞれ形成する工程（ｆ）と、上記工程（ｆ）の
後に、上記主ゲート部の上記上面分離絶縁層によって挟
まれる領域の上に上記主ゲート部よりも抵抗の小さい低
抵抗層を形成する工程（ｇ）とを含んでいる。

【００２５】この方法により、工程（ｂ）では、熱酸化
によって半導体基板上の酸化膜厚をほとんど増大させる
ことなく、主ゲート部の側面に熱酸化膜を形成すること
ができる。そして、工程（ｃ）において不純物イオンを
注入する際には、比較的小さな注入エネルギーでイオン
注入を行なうことが可能となり、主ゲート部の側面に形
成されている熱酸化膜によって、情報保持層のダメージ
を抑制することができる。一方、工程（ｆ）の後では主
ゲート部の上面分離絶縁層で挟まれている領域は露出し
ているので、低抵抗層を容易に形成でき、全体として抵
抗の小さいゲート電極を形成することができる。

【００２６】上記第１の半導体装置の製造方法におい
て、上記工程（ａ）では、上記半導体基板のＭＩＳ型ト
ランジスタを形成する領域にも上記ゲート用導体膜及び
絶縁膜を堆積しておき、上記工程（ｅ）では、上記ＭＩ
Ｓ型トランジスタを形成する領域の上記絶縁膜の上にも
上記パッド用導体膜を堆積しておき、上記工程（ｆ）で
は、上記パッド用導体膜及び絶縁膜のうち上記ＭＩＳ型
トランジスタを形成する領域に位置する部分を除去し、
上記工程（ｆ）の後上記工程（ｇ）の前に、上記ＭＩＳ
型トランジスタを形成する領域に残存する上記ゲート用
導体膜をパターニングしてＭＩＳゲート電極を形成する
工程をさらに含み、上記工程（ｇ）では、ＭＩＳゲート
電極の上にも低抵抗層を形成することにより、形状精度
の良好なＭＩＳゲート電極を形成することができる。

【００２７】上記第１の半導体装置の製造方法におい
て、上記工程（ｆ）の後、上記工程（ｇ）の前に、上記
主ゲート部の両端部の上に、上記上面分離絶縁層の内側
面とパッド部材の側面とに亘る２つの第２の絶縁体サイ
ドウォールを形成する工程をさらに含み、上記工程
（ｇ）では、上記主ゲート部のうち上記２つの第２の絶
縁体サイドウォールによって挟まれる部分の上に上記低
抵抗層を形成することにより、メモリセルのゲート電極
上にコンタクトを形成する際の接続の信頼性を保持する
ことができる。

【００２８】本発明の第２の半導体装置の製造方法は、
半導体基板に不揮発性半導体記憶装置のメモリセルとＭ
ＩＳ型トランジスタとを設けた半導体装置の製造方法で
あって、情報保持層が設けられた基板上にゲート用導体
膜と低抵抗層と絶縁膜とを順次形成する工程（ａ）と、
上記絶縁膜，低抵抗層及びゲート用導体膜をパターニン
グして、上記情報保持層の上にメモリセルのゲート電極
とその上の上面保護膜とを形成する一方、上記ＭＩＳ型
トランジスタを形成する領域では上記絶縁膜，低抵抗層
及びゲート用導体膜をそのまま残す工程（ｂ）と、上記
上面保護膜及びメモリセルのゲート電極をマスクとし
て、上記半導体基板内にメモリセルのソース・ドレイン
形成用の不純物イオンを注入する工程（ｃ）と、上記工
程（ｃ）の後、上記上面保護及び上記メモリセルのゲー
ト電極の側面に絶縁体サイドウォールを形成する工程
（ｄ）と、基板上に、上記不純物が注入された領域に接
続されるパッド用導体膜を堆積する工程（ｅ）と、上記
パッド用導体膜及び上記上面保護膜をパターニングし
て、上記メモリセルのゲート電極の両端部の上に、ほぼ
共通の面内に側面を有するパッド部材と上面分離絶縁層
とをそれぞれ形成するとともに、上記ＭＩＳ型トランジ
スタを形成する領域では上記絶縁膜を除去する工程
（ｆ）とを含んでいる。

【００２９】この方法により、工程（ｆ）において、Ｍ
ＩＳ型トランジスタを形成する領域では、ゲート用導体
膜上の絶縁膜が除去されるので、ＭＩＳ型トランジスタ
のＭＩＳゲート電極を形成する際における寸法シフトが
抑制され、形状精度の良好なＭＩＳゲート電極を形成す
ることができる。

【００３０】上記第２の半導体装置の製造方法におい
て、上記工程（ｆ）の後に、上記ゲート電極の両端部の
上に、上記各上面分離絶縁層の内側面と各パッド部材の
側面とに亘る第２の絶縁体サイドウォールをそれぞれ形
成する工程をさらに含むことが好ましい。

【００３１】

【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態における半導体装置の平面図であ
る。図２は、図１に示すII-II 線（ビット線方向）にお
ける断面図である。図３（ａ）〜（ｃ）は、それぞれ図
１に示すIIIa-IIIa 線（ソース線方向），IIIb-IIIb 線
（ワード線方向），IIIc-IIIc 線（ビットコンタクト通
過方向）における断面図である。

【００３２】図１に示すように、メモリ領域Ｒmemoにお
いては、分離絶縁膜で囲まれるメモリセル拡散領域３２
内に、図２などに示す断面構造を有するメモリセルゲー
トが設けられている。そして、このメモリセルゲート内
に、情報記憶層である浮遊ゲート３４が配置されてい
る。そして、シリコン基板の上には、各メモリセルゲー
トを接続して延びる複数のワード線３５と、ワード線３
５に直交する方向に延びるビット線４１と、ワード線４
１に平行に延びるソース線３７とが設けられている。ま
た、ビット線４１とメモリセル拡散領域３２内のドレイ
ン領域とは、ビットコンタクト３９により接続されてい
る。

【００３３】一方、ＣＭＯＳ領域Ｒmos において、分離
絶縁膜によって囲まれるＭＯＳ拡散領域３３内に後述す
るソース・ドレイン領域などが形成されており、シリコ
ン基板の上には、ＭＯＳ拡散領域３３をまたいで両側の
分離絶縁膜上に延びるＭＩＳゲート電極３６が設けられ
ている。そして、図示しない上層のアルミニウム合金膜
配線と、ＭＯＳ拡散領域内のソース・ドレイン領域やＭ
ＩＳゲート電極３６とを接続するコンタクト４０が設け
られている。

【００３４】次に、図２，図３（ａ）〜（ｃ）を参照し
ながら、メモリ領域Ｒmemoにおけるメモリセルの断面構
造について説明する。

【００３５】図２に示すように、メモリ領域Ｒmemoにお
いて、シリコン基板１内の分離領域２で囲まれる領域
（メモリセル拡散領域）には、ドレイン拡散層１６及び
ソース拡散層１７が形成されている。そして、シリコン
基板１の上におけるソース拡散層１６−ドレイン拡散層
１７間の領域には、酸化シリコンからなるトンネル酸化
膜３と、図１に示す浮遊ゲート３４を構成する第１ポリ
シリコン４と、容量結合用の容量絶縁膜５と、酸化膜６
と、制御ゲートの主ゲート部となる第２ポリシリコン７
と、ＴＥＯＳ膜８とが順次積層されてなるメモリセルゲ
ートが設けられている。

【００３６】さらに、メモリセルゲートの側面に設けら
れた酸化膜９及び第１サイドウォール１８と、相隣接す
るメモリセルゲートの第１サイドウォール１８同士で形
成される間隙を埋めて、ドレイン拡散層１６又はソース
拡散層１７に接触するパッド部材である第３ポリシリコ
ン１９と、第３ポリシリコン１９及びＴＥＯＳ膜８の側
面に設けられた第２サイドウォール２５と、第２ポリシ
リコン７及び第３ポリシリコン１９の上に形成された低
抵抗層であるシリサイド化領域２８とを備えている。ソ
ース拡散層１７につながる第３ポリシリコン１９及びそ
の上のシリサイド化領域２８により、図１に示すソース
配線３７が構成されている。

【００３７】図３（ａ）に示すように、このソース配線
３７は隣接する半導体記憶装置のソース拡散層１７同士
を分離絶縁膜２をまたいで接続している。

【００３８】図３（ｂ）に示すように、上記制御ゲート
の主ゲート部を構成する第２ポリシリコン７とその上の
シリサイド化領域２８とにより、制御ゲート，つまり図
１に示すワード線３５が構成されている。図２及び図３
（ｃ）に示すように、ドレイン拡散層１６に接続されて
いる第３ポリシリコン１９及びその上のシリサイド化領
域２８により、図１に示すドレインパッド３８が構成さ
れている。

【００３９】また、基板の全面を覆う層間絶縁膜２９
と、層間絶縁膜２９を貫通してドレインパッド３８にコ
ンタクトするタングステンプラグ３０と、タングステン
プラグ３０に接続されるとともに層間絶縁膜２９の上に
延びるアルミニウム合金膜３１とを備えている。そし
て、図３（ｃ）に示すように、タングステンプラグ３０
のうちドレインパッド３８に接続される部分が図１に示
すビットコンタクト３９であり、アルミニウム合金膜３
１のうちメモリ領域Ｒmemoに存在している部分が図１に
示すビット線４１である。そして、図２に示す断面には
現れていないが、層間絶縁膜２９を貫通してメモリ領域
Ｒmemoの第２ポリシリコン７に到達するコンタクト部材
が少なくとも１カ所に設けられており、このコンタクト
部材を介してワード線３５に電圧を供給するように構成
されている。

【００４０】なお、図１に示すソース配線３７とワード
線３５とは、図２に示すように、第１サイドウォール１
７とＴＥＯＳ膜８とによって、電気的に絶縁されてい
る。また、ワード線３５と浮遊ゲート３４とは、図２に
示すように、容量絶縁膜５と酸化膜６によって容量カッ
プリングされている。

【００４１】次に、図２を参照しながら、ＣＭＯＳ領域
Ｒmos におけるＭＩＳトランジスタ等の構造について説
明する。

【００４２】図２に示すように、ＣＭＯＳ領域Ｒmos に
おいて、シリコン基板１内には、低濃度の不純物がドー
プされたＬＤＤ領域２４と、高濃度の不純物がドープさ
れたソース・ドレイン拡散層２７とが形成されている。
そして、シリコン基板１の上におけるソース・ドレイン
拡散層２７に挟まれる領域には、酸化シリコンからなる
ゲート酸化膜として機能する酸化膜６と、第２ポリシリ
コン７と、第２ポリシリコン７，ソース・ドレイン拡散
層２７の上に形成されたシリサイド化領域２８とが設け
られている。この第２ポリシリコン７及びシリサイド化
領域２８とがＭＩＳゲート電極３６を構成している。な
お、図２には示されていないが、各シリサイド化領域２
８にコンタクトするタングステンプラグと、タングステ
ンプラグに接続されるとともに層間絶縁膜２９の上に延
びる配線として機能するアルミニウム合金膜とを備えて
いる。また、図２に示す断面には現れていないが、図１
に示すコンタクト４０は、ソース・ドレイン拡散層２７
上のシリサイド化領域２８や、ＭＩＳゲート電極３６の
シリサイド化領域２８の上に設けられている。さらに、
図２の破線に示すように、メモリ領域Ｒmemoの制御ゲー
ト電極として機能する第２ポリシリコン１９の上のシリ
サイド化領域２５の上には、上層の配線とワード線との
電気的接続を行なうためのワード線コンタクトが設けら
れている。

【００４３】ここで、本実施形態に係る半導体装置の構
造上の特徴は、以下の点である。

【００４４】第１に、上記従来の半導体装置とは異な
り、ＣＭＯＳ領域Ｒmos におけるゲート電極として機能
する第２ポリシリコン７の上には厚みＴＥＯＳ膜が存在
していない。したがって、ＣＭＯＳ領域Ｒmos における
ゲート電極として機能する第２ポリシリコン７を形成す
る際のフォトリソグラフィー工程において、寸法シフト
に起因するゲート長寸法の悪化を回避することができ
る。

【００４５】第２に、制御ゲート及びゲート電極がポリ
サイド膜をパターニングして形成されたものではなく、
第２ポリシリコン７をパターニングした後に、第２ポリ
シリコン７の上にシリサイド化領域２８が形成されてい
る。このような構成を採ることにより、メモリ領域Ｒme
moにおいて、メモリセルゲートの側面にはシリサイドが
存在しないことから、熱酸化による酸化膜９をメモリセ
ルゲート全体の側面にのみ設けることが可能となってい
る。つまり、図１２（ｂ）に示すように、基板の全面上
にＣＶＤ酸化膜を設けなくても、メモリセルゲート内へ
の不純物の注入を行なうことができるので、イオン注入
の際の加速エネルギーを小さくでき、メモリセルゲート
内のトンネル酸化膜３や容量絶縁膜５への不純物イオン
の突き抜けを抑制することができる。一方、第２ポリシ
リコン７のうちゲート電極となる領域においてはその全
面にシリサイド化領域２８が形成されており、第２ポリ
シリコン７のうち制御ゲートとなる領域においては、第
２サイドウォール２５によって挟まれる部分にシリサイ
ド化領域２８が形成されているので、ゲート電極及び制
御ゲートの低抵抗性は確保されている。

【００４６】次に、図４（ａ）〜（ｄ），図５（ａ）〜
（ｃ），図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）
は、本実施形態における半導体装置の製造工程を示す図
１のII-II 線における断面図である。

【００４７】まず、図４（ａ）に示す工程で、Ｐ型のシ
リコン基板１に、トレンチ構造の分離絶縁膜２を形成し
た後、分離絶縁膜２によって囲まれる領域に、厚みが約
１０ｎｍのトンネル酸化膜３を形成する。次いで、基板
上に、厚みが２００〜３００ｎｍの第１ポリシリコン４
を堆積した後、第１ポリシリコン４をパターニングし
て、メモリ領域Ｒmemoのみに浮遊ゲートとなる第１ポリ
シリコン４を残す。そして、基板上に、シリコン酸化膜
／シリコン窒化膜の積層膜（ＯＮ膜）である容量絶縁膜
５を形成した後、これをパターニングして、メモリ領域
Ｒmemoの第１ポリシリコン４の側面及び上面のみにＯＮ
膜からなる容量絶縁膜５を残す。さらに、熱処理を行な
って、基板の全面上に酸化膜６を形成する。この酸化膜
６は、ＣＭＯＳ領域Ｒmos においてはゲート絶縁膜とし
て機能し、メモリ領域Ｒmemoにおいては容量絶縁膜５と
ともに厚みが約２０ｎｍのＯＮＯ膜となって制御ゲート
−浮遊ゲート間のカップリング容量として機能する。

【００４８】なお、メモリ領域Ｒmemoにおける容量絶縁
膜５と共にカップリング容量として機能する酸化膜と、
ＣＭＯＳ領域Ｒmos におけるゲート酸化膜として機能す
る酸化膜とは、個別に形成してもよい。

【００４９】次に、図４（ｂ）に示す工程で、基板上
に、厚みが約３００ｎｍの第２ポリシリコン７と、厚み
が約１５０ｎｍのＴＥＯＳ膜７とを順次堆積する。

【００５０】次に、図４（ｃ）に示す工程で、異方性エ
ッチングにより、ＴＥＯＳ膜８，第２ポリシリコン７，
酸化膜６，容量絶縁膜５及び第１ポリシリコン４をパタ
ーニングして、メモリセルゲートを形成する。この工程
により、第１ポリシリコン４は図１に示す浮遊ゲート３
４の形状にパターニングされる。このメモリセルゲート
のゲート長は約０．４μｍであり、メモリセルゲート間
の間隔は約０．４μｍである。一方、ＣＭＯＳ領域Ｒmo
s においては、基板の全面上に第２ポリシリコン７及び
ＴＥＯＳ膜８が残されている。

【００５１】次に、図４（ｄ）に示す工程で、ドライ酸
化雰囲気で、メモリ領域Ｒmemoにおいて露出している第
１ポリシリコン３と第２ポリシリコン７の側面を熱酸化
することにより、メモリセルゲートの側面に厚みが約３
０ｎｍの酸化膜９を形成する。この酸化膜９は、後述す
るイオン注入などの際の保護膜になっている。このと
き、シリコン基板１のトンネル酸化膜３直下の部分も酸
化されるが、シリコン単結晶の酸化レートはポリシリコ
ンの酸化レートよりも数倍小さい。したがって、ソース
・ドレイン形成用イオン注入の際に、この工程における
メモリセルゲート間領域の酸化膜の厚みの増大によって
は、注入エネルギーをそれほど増大させる必要はない。

【００５２】次に図５（ａ）に示す工程で、基板上に、
メモリ領域Ｒmemoにおけるドレイン拡散層を形成しよう
とする領域の上のみを開口したフォトレジスト膜１０を
形成し、フォトレジスト膜１０の上方から注入エネルギ
ー４０ｋｅＶ，ドーズ量３×１０¹⁵／ｃｍ² の条件でリ
ン及びヒ素のイオン注入を行なって、シリコン基板１内
に不純物領域１２を形成する。

【００５３】次に、図５（ｂ）に示す工程で、基板上に
メモリセル領域Ｒmemoにおけるソース拡散層を形成しよ
うとする領域の上のみを開口したフォトレジスト膜１３
を形成し、フォトレジスト膜１３の上方から注入エネル
ギー４０ｋｅＶ，ドーズ量２×１０¹⁴／ｃｍ² の条件に
よるヒ素のイオン注入と、注入エネルギー３０ｋｅＶ，
ドーズ量１〜３×１０¹³／ｃｍ² の条件でボロンのイオ
ン注入を行なって、シリコン基板１内に不純物領域１５
を形成する。

【００５４】このドレイン拡散層１６又はソース拡散層
１７形成のためのイオン注入は、注入エネルギー２０〜
５０ｋｅＶ，ドーズ量１×１０¹⁴〜６×１０¹⁵／ｃｍ²
の範囲であればよい。

【００５５】次に、図５（ｃ）に示す工程で、注入した
不純物を活性化するための熱処理を行い、ドレイン拡散
層１６とソース拡散層１７を形成する。このとき、酸化
膜９は、イオン注入によるトンネル酸化膜３と容量膜５
及び酸化膜６におけるダメージの発生を抑制している。
また、酸化膜９は、活性化熱処理の際における第１ポリ
シリコン４と第２ポリシリコン７からの不純物の飛散を
抑制している。

【００５６】なお、図５（ｃ）に示す活性加熱処理工程
は、別にＣＶＤなどの熱処理を行なう場合には省略して
もよい。

【００５７】次に、図６（ａ）に示す工程で、ＣＶＤ法
により、基板の全面上に、カバレッジの良い酸化膜を堆
積し、この酸化膜をメモリ領域Ｒmemoのドレイン拡散層
１６とソース拡散層１７の基板表面が露出する程度まで
異方性エッチングすることで、メモリセルゲートの側面
に第１サイドウォール１８を形成する。

【００５８】次に、図６（ｂ）に示す工程で、自然酸化
膜を取り除く程度に僅かにエッチングを行なった後、基
板上に第３ポリシリコン１９を堆積する。そして、第３
ポリシリコン１９の上に、メモリ領域Ｒmemoのメモリセ
ルゲート間領域及びこれに隣接するメモリセルゲート上
の一部を覆うフォトレジスト膜２０を形成し、このフォ
トレジスト膜２０を用いて第３ポリシリコン１９をパタ
ーニングすることにより、メモリ領域Ｒmemoのソース拡
散層１７及びドレイン拡散層１６の上にのみ、第３ポリ
シリコン１９を残す。このとき、パターニングされた第
３ポリシリコン１９の間隔は約０．２μｍである。

【００５９】次に、図６（ｃ）に示す工程で、フォトレ
ジスト膜２０を除去してから、第３ポリシリコン１９を
マスクにして、ＴＥＯＳ膜７の異方性エッチングを行な
って、ＴＥＯＳ膜７のうちＣＭＯＳ領域Ｒmos に位置す
る部分をすべて除去するとともに、ＴＥＯＳ膜７のうち
メモリ領域Ｒmemoにおける第２ポリシリコン７の中央部
の上に位置する部分を除去する。

【００６０】なお、図６（ｃ）に示す工程では、フォト
レジスト膜２０を除去して第３ポリシリコン１９をマス
クにしてエッチングを行なうとしたが、図６（ｂ）に示
すフォトレジスト膜２０を残した状態でＴＥＯＳ膜７を
エッチングしてもよい。

【００６１】次に、図７（ａ）に示す工程で、基板上
に、ＣＭＯＳ領域Ｒmos のＭＩＳゲート電極を形成しよ
うとする領域と、メモリ領域Ｒmemoの全面とを覆うフォ
トレジスト膜２１を形成し、このフォトレジスト膜２１
をマスクとする異方性エッチングを行なって、ＣＭＯＳ
領域Ｒmos における第２ポリシリコン７をＭＩＳゲート
電極の形状にパターニングする。このＭＩＳゲート電極
のゲート長は約０．２μｍであり、ＭＩＳゲート電極間
の間隔は約０．２μｍである。

【００６２】次に、図７（ｂ）に示す工程で、フォトレ
ジスト膜２１を除去した後、基板上に新たに、メモリ領
域Ｒmemoを覆うフォトレジスト膜２２を形成し、ＣＭＯ
Ｓ領域Ｒmos において第２ポリシリコン７をマスクとし
て、シリコン基板１内にＬＤＤ領域用のイオン注入を行
なう。このとき、ＣＭＯＳ領域Ｒmos のうちＮチャネル
型ＭＩＳトランジスタを形成する領域へのイオン注入の
際には、Ｐチャネル型ＭＩＳトランジスタを形成する領
域はフォトレジスト膜２２により覆われている。また、
ＣＭＯＳ領域Ｒmos のうちＰチャネル型ＭＩＳトランジ
スタを形成する領域へのイオン注入の際には、Ｎチャネ
ル型ＭＩＳトランジスタを形成する領域がフォトレジス
ト膜２２により覆われている。そして、Ｎチャネル型Ｍ
ＩＳトランジスタを形成する領域においては、注入エネ
ルギー４０ｋｅＶ，ドーズ量５×１０¹²／ｃｍ² の条件
でリンのイオン注入が行なわれ、Ｐチャネル型ＭＩＳト
ランジスタを形成する領域においては、注入エネルギー
４０ｋｅＶ，ドーズ量２×１０¹²／ｃｍ² の条件でボロ
ンのイオン注入が行なわれる。

【００６３】次に、図７（ｃ）に示す工程で、フォトレ
ジスト膜２２を除去した後、基板上に厚みが約５０ｎｍ
のカバレッジのよい酸化膜を堆積してから、その異方性
エッチングを行なうことにより、メモリ領域Ｒmemoにお
ける第３ポリシリコン１９及びＴＥＯＳ膜８の側面と、
ＣＭＯＳ領域Ｒmos におけるＭＩＳゲート電極である第
２ポリシリコン７の側面に第２サイドウォール２５を形
成する。このとき、メモリ領域Ｒmemoにおける制御ゲー
トとなる第２ポリシリコン７の上において、相隣接する
第２サイドウォール２５間の間隔は、約１００ｎｍであ
る。

【００６４】次に、図８（ａ）に示す工程で、ＣＭＯＳ
領域Ｒmos のＭＩＳ型半導体装置のソースドレイン形成
用のイオン注入を行う。その際、Ｎチャネル型ＭＩＳト
ランジスタを形成する領域においては、注入エネルギー
２０ｋｅＶ，ドーズ量３×１０¹⁵／ｃｍ² の条件でヒ素
のイオン注入が行なわれ、Ｐチャネル型ＭＩＳトランジ
スタを形成する領域においては、注入エネルギー５ｋｅ
Ｖ，ドーズ量２×１０ ¹⁵／ｃｍ² の条件でボロンのイオ
ン注入が行なわれる。なお、メモリ領域Ｒmemoにおける
第３ポリシリコン１９及び第２ポリシリコン７にも不純
物イオンを注入してもよいが、ヒ素又はボロンの一方の
みを注入すればよいので、いずれか一方のイオン注入工
程においては、メモリ領域Ｒmemoをフォトレジスト膜で
覆っておくのが好ましい。また、いずれの工程において
もメモリ領域Ｒmemoをフォトレジスト膜で覆うことによ
り、メモリ領域Ｒmemoにはイオン注入を施さないように
してもよい。その後、熱処理を行なうかその後の高温保
持工程によって、注入された不純物が活性化されて、Ｃ
ＭＯＳ領域Ｒmos 内にソース・ドレイン拡散層２７が形
成される。

【００６５】次に、図８（ｂ）に示す工程で、公知のサ
リサイド技術により、ＣＭＯＳ領域Ｒmos におけるソー
ス・ドレイン拡散層２７及び第２ポリシリコン７と、メ
モリ領域Ｒmemoにおけるソース拡散層１７又はドレイン
拡散層１６に接続されている第３ポリシリコン１９と、
メモリ領域Ｒmemoにおける制御ゲートとなる第２ポリシ
リコン７との露出している部分に選択的にシリサイド化
領域２８を形成する。つまり、メモリ領域Ｒmemoにおけ
るワード線３５，ソース線３７及びドレインパッド３８
と、ＣＭＯＳ領域Ｒmos におけるＭＩＳゲート電極３６
及びソース・ドレイン拡散層２７とにシリサイド化領域
２８が形成される。

【００６６】次に、図８（ｃ）に示す工程で、基板上
に、酸化シリコンからなる層間絶縁膜２９を堆積した
後、層間絶縁膜２９の平坦化を行ない、層間絶縁膜２９
にビットコンタクト３９やコンタクト４０のための接続
孔を開口する。さらに、選択タングステン成長法によ
り、接続孔のみにタングステンを埋め込んで、ビットコ
ンタクト３９やコンタクト４０となるタングステンプラ
グ３０の形成を行なう。その後、層間絶縁膜２９の上
に、ビット線などの配線として機能するアルミニウム合
金膜３１を形成する。さらに、図８（ｃ）の破線に示す
ように、メモリ領域Ｒmemoの制御ゲート電極として機能
する第２ポリシリコン１９の上のシリサイド化領域２５
の上には、上層の配線とワード線との電気的接続を行な
うためのワード線コンタクトが設けられる。

【００６７】以上のように、本実施形態の製造工程にお
いては、図６（ｃ）に示す工程で、メモリ領域Ｒmemoで
は、第３ポリシリコン１９をマスクにしてＴＥＯＳ膜７
をエッチングできるので、窒化膜等のマスク部材を別途
設けなくても、ＣＭＯＳ領域Ｒmos における第２ポリシ
リコン７上のＴＥＯＳ膜８を除去することが可能にな
る。したがって、ＣＭＯＳ領域Ｒmos におけるＭＩＳゲ
ート電極形成の際の下地の高さを低くでき、ＭＩＳゲー
ト電極の加工精度を向上させることができる。また、図
７（ｃ）に示す工程で、メモリ領域Ｒmemoにおいて、第
３ポリシリコン１９及びＴＥＯＳ膜７の側面に第２サイ
ドウォール２５を形成し、その後、図８（ｂ）に示す工
程で、制御ゲートとなる第２ポリシリコン７の露出して
いる部分にシリサイド化領域２８を形成できるので、第
３ポリシリコン１９（ドレインパッド）と第２ポリシリ
コン７（ワード線）との間の絶縁性を保持することがで
き、かつ、制御ゲートの低抵抗性も確保することができ
る。

【００６８】さらに、本実施形態の製造工程において
は、図４（ｂ）に示す工程では、従来のごとくポリサイ
ドを形成せずに、制御ゲートを第２ポリシリコン７のみ
で構成しているので、図４（ｄ）に示す工程で熱酸化を
行なっても、ポリシリコン上のシリサイド膜が剥がれる
などの不具合は生じない。そして、制御ゲートとなる第
２ポリシリコン７と浮遊ゲートとなる第１ポリシリコン
４との側面において、ポリシリコンの酸化レートがシリ
コン基板の酸化レートよりも大きいことを利用して、厚
みが約３０ｎｍという厚い酸化膜９をメモリセルゲート
の側面に選択的に形成することができる。その結果、シ
リコン基板１内へのソース又はドレイン用不純部位オン
の注入を比較的小さなエネルギーで行なうことができ
る。すなわち、メモリセルゲート中の容量絶縁膜５，酸
化膜６，トンネル酸化膜３への不純物の突抜を回避する
ことができる。

【００６９】一方、例えば、従来例のポリサイド構造で
本実施形態と同様の保護膜の効果を得るためには、図１
２（ａ）に示すように、ＣＶＤ酸化膜１４７によって基
板の全面を覆う方法が考えられるが、ＣＶＤ法ではカバ
レッジが良いため半導体基板表面の酸化膜の全厚みＢ
が、メモリセルゲートの側面におけるＣＶＤ酸化膜１４
７の厚みＳに比べて大きくなる。したがって、シリコン
基板１内にソース又はドレイン用の不純物のイオン注入
を行なう際に、高エネルギーでイオン注入を行なう必要
があることから、メモリセルゲートの容量絶縁膜５，酸
化膜６，トンネル酸化膜３のダメージを受け易い。

【００７０】なお、本実施形態においては、メモリ領域
Ｒmemoに、スタック型の浮遊ゲートを有する不揮発性半
導体記憶装置のメモリセルを設けたが、例えばスプリッ
ト型の不揮発性半導体記憶装置（ＥＥＰＲＯＭ，フラッ
シュメモリ）のメモリセルや、ＭＮＯＳ型の半導体記憶
装置のメモリセルを設けても、本実施形態と同様尾効果
を発揮することができる。

【００７１】また、本実施形態では、第２，第３ポリシ
リコンの上にシリサイド化領域を形成したが、シリサイ
ド化領域の代わりに選択成長法を利用したタングステン
層などの金属層を形成しても、本実施形態と同様の効果
を発揮することができる。

【００７２】（第２の実施形態）図９（ａ）〜（ｃ）
は、第２の実施形態における半導体装置の製造工程を示
す断面図である。

【００７３】本実施形態においては、第１の実施形態に
おける図２に示す工程で、第２ポリシリコン７に代えて
ポリサイドを形成する。その後、第１の実施形態におけ
る図６（ｂ）に示す工程までの各工程とほぼ同様の処理
を行なう。ただし、熱酸化によるメモリセルゲートの側
面への酸化膜９の形成は行なわない。また、第３ポリシ
リコン１９に代えてポリサイドを形成する。

【００７４】そして、図９（ａ）に示すように、メモリ
領域Ｒmemoにおいては、メモリセルゲートの側面に第１
サイドウォール１８が形成され、相隣接する第１サイド
ウォール１８同士の間にソース配線又はドレインパッド
となるポリサイドコンタクト４６が形成されている。一
方、ＣＭＯＳ領域Ｒmos においては、ポリサイドゲート
４４とＴＥＯＳ膜８とがパターニングされることなく全
面を覆っている。

【００７５】次に、図９（ｂ）に示す工程で、ポリサイ
ドコンタクト４６をマスクにしてＴＥＯＳ膜７をエッチ
ングすることにより、ＴＥＯＳ膜８のうちメモリ領域Ｒ
memoの制御ゲートとなるポリサイドゲート４４の中央部
の上に位置する部分を除去する。一方、ＣＭＯＳ領域Ｒ
mos においては、ポリサイドゲート４４の全領域上のＴ
ＥＯＳ膜７を除去する。したがって、第１の実施形態と
同様に、ＣＭＯＳ領域Ｒmos において、ポリサイドゲー
ト４４をパターニングしてＭＩＳゲート電極を形成する
際における下地の高さを低減することができ、ＭＩＳゲ
ート電極のゲート長などの寸法精度を向上させることが
できる。

【００７６】次に、図９（ｃ）に示す工程で、第１の実
施形態の図７（ａ）〜図８（ｃ）に示す各工程を行な
う。本実施形態においても、図９（ｃ）の破線に示すよ
うに、メモリ領域Ｒmemoの制御ゲート電極として機能す
る第２ポリシリコン１９の上のシリサイド化領域２５の
上には、上層の配線とワード線との電気的接続を行なう
ためのワード線コンタクトが設けられている。

【００７７】本実施形態ではサリサイドを省略している
が、ＣＭＯＳ領域Ｒmos におけるソース・ドレイン拡散
層２７の上にシリサイド化領域を形成する工程を付加す
ることにより、ソース・ドレイン拡散層２７の低抵抗化
を図ることができる。

【００７８】本実施形態の製造方法においては、メモリ
セルゲートの制御ゲートとして、ポリシリコンの堆積後
すぐにシリサイド化領域を設けたポリサイドを利用して
いるので、第１の実施形態のごとく、メモリセルゲート
の側面上に熱酸化による酸化膜を形成することはできな
い。したがって、イオン注入時におけるメモリセルゲー
トの容量絶縁膜５や酸化膜６にダメージを与えるおそれ
を抑制することはできないが、ＣＭＯＳ領域Ｒmos にお
けるＴＥＯＳ膜を除去できることから、フォトリソグラ
フィーにおける下地からの反射に起因するＭＩＳゲート
電極パターニング時の精度の悪化を抑制しつつ、第１の
実施形態に比べて制御ゲートとＭＩＳゲート電極と抵抗
をより小さく抑制することができる。

【００７９】なお、本実施形態においては、メモリ領域
Ｒmemoに、スタック型の浮遊ゲートを有する不揮発性半
導体記憶装置のメモリセルを設けたが、例えばスプリッ
ト型の不揮発性半導体記憶装置（ＥＥＰＲＯＭ，フラッ
シュメモリ）のメモリセルや、ＭＮＯＳ型の半導体記憶
装置のメモリセルを設けても、本実施形態と同様の効果
を発揮することができる。

【００８０】また、本実施形態では、第２ポリシリコン
の代わりにポリサイドを形成したが、ポリサイドに代え
てポリシリコンとタングステン層などの金属層とを積層
したいわゆるポリメタルを用いても、本実施形態と同様
の効果を発揮することができる。

【００８１】

【発明の効果 】本発明の第１の半導体装置又はその製
造方法によれば、不揮発性半導体記憶装置のメモリセル
を備えた半導体装置又はその製造方法として、情報保持
層の上にポリシリコン等のゲート用導体膜及び上面保護
膜を設け、ゲート用導体膜の側面に熱酸化膜を設ける一
方、ゲート用導体膜の上でパッド部材と上面保護膜との
中央部を開口させて、ゲート用導体膜の中央部の上にシ
リサイド化領域等の低抵抗層を設けたので、ゲート電極
の低抵抗性を保持しつつ情報保持部へのイオン注入によ
るダメージを回避することができる。

【００８２】本発明の第２の半導体装置又はその製造方
法によれば、不揮発性半導体記憶装置のメモリセルとＭ
ＩＳ型トランジスタとを備えた半導体装置又はその製造
方法として、メモリセルの情報保持層を設けた状態で基
板上にポリシリコン等のゲート用導体膜を設け、ゲート
用導体膜の上でパッド部材と上面保護膜との中央部を開
口させる一方、ＭＩＳ型トランジスタの上面保護膜を除
去しておいて、メモリセルのゲート用導体膜の中央部と
ＭＩＳ型トランジスタのゲート電極との上にシリサイド
化領域等の低抵抗層を設けたので、ゲート電極の低抵抗
性を保持しつつＭＩＳ型トランジスタのゲート電極の形
状精度の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の半導体装置における
メモリ領域とＣＭＯＳ領域とにおける構造を示す平面図
である。

【図２】図１に示すII-II 線（ビット線方向）における
断面図である。

【図３】（ａ）〜（ｃ）は、それぞれ図１に示すIIIa-I
IIa 線，IIIb-IIIb 線，IIIc-IIIc 線における断面図で
ある。

【図４】（ａ）〜（ｄ）は、第１の実施形態における半
導体装置の製造工程のうちメモリセルゲートの側面に熱
酸化膜を形成するまでの工程を示す断面図である。

【図５】（ａ）〜（ｃ）は、第１の実施形態における半
導体装置の製造工程のうちメモリ領域にソース，ドレイ
ン拡散層を形成するまでの工程を示す断面図である。

【図６】（ａ）〜（ｃ）は、第１の実施形態における半
導体装置の製造工程のうちパッド部材を形成するまでの
工程を示す断面図である。

【図７】（ａ）〜（ｃ）は、第１の実施形態における半
導体装置の製造工程のうちパッド部材，ＭＩＳゲート電
極の側面にサイドウォールを形成するまでの工程を示す
断面図である。

【図８】（ａ）〜（ｃ）は、第１の実施形態における半
導体装置の製造工程のうちタングステンプラグ，アルミ
ニウム合金膜などを形成するまでの工程を示す断面図で
ある。

【図９】（ａ）〜（ｃ）は、第２の実施形態における半
導体装置の製造工程の一部を示す断面図である。

【図１０】（ａ），（ｂ）は従来の半導体装置における
メモリ領域とＣＭＯＳ領域とにおける構造をそれぞれ示
す断面図である。

【図１１】（ａ），（ｂ）は、従来の半導体装置の製造
工程におけるゲート電極を形成する際に生じる不具合を
説明するための断面図である。

【図１２】（ａ），（ｂ）は、従来の半導体装置の製造
工程における不具合と本発明の熱酸化膜を形成すること
による効果とを示すための断面図である。

【符号の説明】

１ シリコン基板 ２ 分離絶縁膜 ３ トンネル酸化膜 ４ 第１ポリシリコン ５ 容量絶縁膜 ６ 酸化膜 ７ 第２ポリシリコン ８ ＴＥＯＳ膜 ９ 酸化膜 １０ フォトレジスト膜 １２ 不純物領域 １３ フォトレジスト膜 １５ 不純物領域 １６ ドレイン拡散層 １７ ソース拡散層 １８ 第１サイドウォール １９ 第３ポリシリコン ２０ フォトレジスト膜 ２１ フォトレジスト膜 ２２ フォトレジスト膜 ２４ ＬＤＤ不純物拡散層 ２５ 第２サイドウオール ２７ ソースドレイン拡散層 ２８ シリサイド化領域 ２９ 層間絶縁膜 ３０ タングステンプラグ ３１ アルミニウム合金膜 ３２ メモリセル拡散領域 ３３ ＭＩＳ拡散領域 ３４ 浮遊ゲート ３５ ワード線 ３６ ＭＩＳゲート電極 ３７ ソース線 ３８ ドレインパッド ３９ ビットコンタクト ４０ コンタクト ４１ ビット線（アルミニウム） ４２ 浮遊ゲート（第１ポリシリコン） ４３ 容量絶縁膜 ４４ 制御ゲート（ポリサイド）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 29/78 ３７１ ５Ｆ１０１ 21/8247 29/788 29/792 Ｆターム(参考） 4M104 AA01 BB18 BB28 CC01 EE05 EE09 EE11 EE17 FF06 FF21 GG16 HH04 HH05 5F001 AA01 AB02 AC01 AD11 AG12 5F033 HH08 JJ19 JJ28 KK04 SS04 TT07 XX28 5F048 AB01 AC03 BF02 BF06 BF07 BF16 BF19 DA18 DA19 DA25 5F083 EP02 EP23 EP24 EP55 EP56 ER22 GA02 GA25 GA28 JA04 JA35 JA36 JA39 JA53 KA01 KA12 MA03 MA04 MA06 MA19 PR36 ZA13 5F101 BA01 BB02 BC01 BD01 BH09

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板の一部に不揮発性半導体記憶
   装置のメモリセルを設けた半導体装置であって、 上記メモリセルは、 上記半導体基板内で互いに離間して形成された２つの不
   純物拡散層と、 上記半導体基板の２つの不純物拡散層間の領域の上に設
   けられた情報保持層と、 上記情報保持層の上に設けられ導体材料からなる主ゲー
   ト部と、上記主ゲート部の中央部の上に設けられ上記導
   体材料よりも低抵抗な材料からなる低抵抗層とを有する
   ゲート電極と、 上記主ゲート部の側面に設けられた熱酸化膜と、 上記主ゲート部の両端部の上で上記低抵抗層を挟むよう
   に設けられた上面分離絶縁層と、 上記熱酸化膜を挟むように上記上面分離絶縁層の外側面
   及び上記ゲート電極の側面に亘って設けられた絶縁体サ
   イドウォールと、 上記絶縁体サイドウォールの側方で上記２つの不純物拡
   散層にそれぞれ接続され、かつ、上記上面分離絶縁層の
   上まで延びて上面分離絶縁層の内側面とほぼ共通の面内
   に側面を有する２つのパッド部材とを備えていることを
   特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記半導体基板の他部にはＭＩＳ型トランジスタが設け
   られており、 上記ＭＩＳ型トランジスタは、 上記半導体基板内で互いに離間して形成された２つの不
   純物拡散層と、 上記２つの不純物拡散層間の領域の上に設けられたゲー
   ト絶縁膜と、 上記ゲート絶縁膜の上に設けられ導体材料により構成さ
   れる主ゲート部と、上記主ゲート部の上に設けられ上記
   導体材料よりも低抵抗な材料からなる低抵抗層とを有す
   るＭＩＳゲート電極とを備えていることを特徴とする半
   導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 上記メモリセルのゲート電極の上で上記各上面分離絶縁
   層の内側面と各パッド部材の側面とに亘ってそれぞれ設
   けられた第２の絶縁体サイドウォールをさらに備え、 上記メモリセルのゲート電極の上記低抵抗層は、上記第
   ２の絶縁体サイドウォールによって挟まれていることを
   特徴とする半導体装置。
4. 【請求項４】 半導体基板に不揮発性半導体記憶装置の
   メモリセルとＭＩＳトランジスタとを設けた半導体装置
   であって、 上記メモリセルは、 上記半導体基板内で互いに離間して形成された２つの不
   純物拡散層と、 上記半導体基板の２つの不純物拡散層間の領域の上方に
   設けられた情報保持層と、 上記情報保持層の上に設けられ導体材料からなる主ゲー
   ト部と、上記主ゲート部の上に形成され上記導体材料よ
   りも低抵抗な材料からなる低抵抗層とを有するゲート電
   極と、 上記ゲート電極の低抵抗層の両端部の上にそれぞれ設け
   られた上面分離絶縁層と、 上記上面分離絶縁層の外側面及び上記ゲート電極の側面
   に亘って設けられた絶縁体サイドウォールと、 上記絶縁体サイドウォールの側方で上記２つの不純物拡
   散層にそれぞれ接続され、かつ、上記上面分離絶縁層の
   上まで延びて上面分離絶縁層の内側面とほぼ共通の面内
   に側面を有する２つのパッド部材とを備え、 上記ＭＩＳ型トランジスタは、 上記半導体基板内で互いに離間して形成された２つの不
   純物拡散層と、 上記２つの不純物拡散層間の領域の上に設けられたゲー
   ト絶縁膜と、 上記ゲート絶縁膜の上に設けられ上記導体材料からなる
   主ゲート部と、上記主ゲート部の上に設けられ上記低抵
   抗な材料からなる低抵抗層とを有するＭＩＳゲート電極
   とを備えていることを特徴とする半導体装置。
5. 【請求項５】 請求項４記載の半導体装置において、 上記メモリセルのゲート電極の上で上記各上面分離絶縁
   層の内側面と各パッド部材との側面とに亘ってそれぞれ
   設けられた第２の絶縁体サイドウォールをさらに備えて
   いることを特徴とする半導体装置。
6. 【請求項６】 半導体基板の一部に不揮発性半導体記憶
   装置のメモリセルを設けた半導体装置の製造方法であっ
   て、 情報保持層が設けられた基板上にゲート用導体膜と絶縁
   膜とを順次堆積した後、絶縁膜とゲート用導体膜とをパ
   ターニングして、上記情報保持層の上にゲート電極の主
   ゲート部とその上の上面保護膜とを形成する工程（ａ）
   と、 上記主ゲート部の側面に熱酸化膜を形成する工程（ｂ）
   と、 上記上面保護膜，主ゲート部及び熱酸化膜をマスクとし
   て、上記半導体基板内にソース・ドレイン形成用の不純
   物イオンを注入する工程（ｃ）と、 上記工程（ｃ）の後、上記上面保護膜の側面と上記主ゲ
   ート部の側面とに亘って上記熱酸化膜を挟むように絶縁
   体サイドウォールを形成する工程（ｄ）と、 基板上に、上記不純物が注入された領域に接続されるパ
   ッド用導体膜を堆積する工程（ｅ）と、 上記パッド用導体膜及び上記上面保護膜をパターニング
   して、上記主ゲート部の両端部の上に、ほぼ共通の面内
   に側面を有するパッド部材と上面分離絶縁層とをそれぞ
   れ形成する工程（ｆ）と、 上記工程（ｆ）の後に、上記主ゲート部の上記上面分離
   絶縁層によって挟まれる領域の上に上記主ゲート部より
   も抵抗の小さい低抵抗層を形成する工程（ｇ）とを含む
   半導体装置の製造方法。
7. 【請求項７】 請求項１記載の半導体装置の製造方法に
   おいて、 上記工程（ａ）では、上記半導体基板のＭＩＳ型トラン
   ジスタを形成する領域にも、上記ゲート用導体膜及び絶
   縁膜を堆積しておき、 上記工程（ｅ）では、上記ＭＩＳ型トランジスタを形成
   する領域の上記絶縁膜の上にも、上記パッド用導体膜を
   堆積しておき、 上記工程（ｆ）では、上記パッド用導体膜及び絶縁膜の
   うち上記ＭＩＳ型トランジスタを形成する領域に位置す
   る部分を除去し、 上記工程（ｆ）の後、上記工程（ｇ）の前に、上記ＭＩ
   Ｓ型トランジスタを形成する領域に残存する上記ゲート
   用導体膜をパターニングしてＭＩＳゲート電極を形成す
   る工程をさらに含み、 上記工程（ｇ）では、ＭＩＳゲート電極の上にも低抵抗
   層を形成することを特徴とする半導体装置の製造方法。
8. 【請求項８】 請求項６又は７記載の半導体装置の製造
   方法において、 上記工程（ｆ）の後、上記工程（ｇ）の前に、上記主ゲ
   ート部の両端部の上に、上記上面分離絶縁層の内側面と
   パッド部材の側面とに亘る２つの第２の絶縁体サイドウ
   ォールを形成する工程をさらに含み、 上記工程（ｇ）では、上記主ゲート部のうち上記２つの
   第２の絶縁体サイドウォールによって挟まれる部分の上
   に上記低抵抗層を形成することを特徴とする半導体装置
   の製造方法。
9. 【請求項９】 半導体基板に不揮発性半導体記憶装置の
   メモリセルとＭＩＳ型トランジスタとを設けた半導体装
   置の製造方法であって、 情報保持層が設けられた基板上にゲート用導体膜と低抵
   抗層と絶縁膜とを順次形成する工程（ａ）と、 上記絶縁膜，低抵抗層及びゲート用導体膜をパターニン
   グして、上記情報保持層の上にメモリセルのゲート電極
   とその上の上面保護膜とを形成する一方、上記ＭＩＳ型
   トランジスタを形成する領域では上記絶縁膜，低抵抗層
   及びゲート用導体膜をそのまま残す工程（ｂ）と、 上記上面保護膜及びメモリセルのゲート電極をマスクと
   して、上記半導体基板内にメモリセルのソース・ドレイ
   ン形成用の不純物イオンを注入する工程（ｃ）と、 上記工程（ｃ）の後、上記上面保護及び上記メモリセル
   のゲート電極の側面に絶縁体サイドウォールを形成する
   工程（ｄ）と、 基板上に、上記不純物が注入された領域に接続されるパ
   ッド用導体膜を堆積する工程（ｅ）と、 上記パッド用導体膜及び上記上面保護膜をパターニング
   して、上記メモリセルのゲート電極の両端部の上に、ほ
   ぼ共通の面内に側面を有するパッド部材と上面分離絶縁
   層とをそれぞれ形成するとともに、上記ＭＩＳ型トラン
   ジスタを形成する領域では上記絶縁膜を除去する工程
   （ｆ）とを含む半導体装置の製造方法。
10. 【請求項１０】 請求項９記載の半導体装置の製造方法
    において、 上記工程（ｆ）の後に、上記ゲート電極の両端部の上
    に、上記各上面分離絶縁層の内側面と各パッド部材の側
    面とに亘る第２の絶縁体サイドウォールをそれぞれ形成
    する工程をさらに含むことを特徴とする半導体装置の製
    造方法。