JP2000208613A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 トレンチ素子分離領域の上部における溝の端
縁部の近傍が基板上面より落ち込むのを防止するととも
に、レジストパターンにおける形成可能な開口幅以下の
幅の溝を形成する。 【解決手段】 Ｓｉ基板１上のパッド酸化膜２およびＳ
ｉＮ膜３に開口３ａを形成する。開口３ａの内周面にサ
イドウォールを形成した後、ＳｉＮ膜３およびサイドウ
ォールをマスクとして、Ｓｉ基板１に溝６を形成する。
サイドウォールを除去した後、Ｓｉ基板１の露出面に熱
酸化膜７を形成する。高密度プラズマＣＶＤ法により、
溝６および開口３ａの内部に埋め込むようにして、埋め
込み酸化膜８を形成した後、ＳｉＮ膜３上の埋め込み酸
化膜８を除去し、ＣＭＰ法により平坦化を行う。ＳｉＮ
膜３を除去して犠牲酸化膜を形成し、所定のイオン注入
を行った後、犠牲酸化膜を除去し、ゲート酸化膜を形成
する。以上により、トレンチ素子分離領域を形成する。
縁部の近傍が基板上面より落ち込むのを防止するととも
に、レジストパターンにおける形成可能な開口幅以下の
幅の溝を形成する。 【解決手段】 Ｓｉ基板１上のパッド酸化膜２およびＳ
ｉＮ膜３に開口３ａを形成する。開口３ａの内周面にサ
イドウォールを形成した後、ＳｉＮ膜３およびサイドウ
ォールをマスクとして、Ｓｉ基板１に溝６を形成する。
サイドウォールを除去した後、Ｓｉ基板１の露出面に熱
酸化膜７を形成する。高密度プラズマＣＶＤ法により、
溝６および開口３ａの内部に埋め込むようにして、埋め
込み酸化膜８を形成した後、ＳｉＮ膜３上の埋め込み酸
化膜８を除去し、ＣＭＰ法により平坦化を行う。ＳｉＮ
膜３を除去して犠牲酸化膜を形成し、所定のイオン注入
を行った後、犠牲酸化膜を除去し、ゲート酸化膜を形成
する。以上により、トレンチ素子分離領域を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、半導体装置におけるトレンチ素子
分離領域の形成に適用して好適なものである。
造方法に関し、特に、半導体装置におけるトレンチ素子
分離領域の形成に適用して好適なものである。
【０００２】
【従来の技術】従来のＳＴＩ(Shallow Trench Isolatio
n)技術を用いたトレンチ素子分離領域の形成について、
以下に具体的に説明する。
n)技術を用いたトレンチ素子分離領域の形成について、
以下に具体的に説明する。
【０００３】すなわち、図４Ａに示すように、まず、Ｓ
ｉ基板１０１上に、膜厚が１０〜２０ｎｍのパッド酸化
膜１０２を形成する。次に、化学気相成長（ＣＶＤ）法
により、パッド酸化膜１０２上に膜厚が１５０〜２００
ｎｍの窒化シリコン（ＳｉＮ）膜１０３を形成する。
ｉ基板１０１上に、膜厚が１０〜２０ｎｍのパッド酸化
膜１０２を形成する。次に、化学気相成長（ＣＶＤ）法
により、パッド酸化膜１０２上に膜厚が１５０〜２００
ｎｍの窒化シリコン（ＳｉＮ）膜１０３を形成する。
【０００４】次に、図４Ｂに示すように、リソグラフィ
工程により、ＳｉＮ膜１０３上に、トレンチ素子分離領
域の形成領域に開口を有するレジストパターン（図示せ
ず）を形成した後、このレジストパターンをマスクとし
て、ＳｉＮ膜１０３をエッチングする。これにより、ト
レンチ素子分離領域の形成領域上のＳｉＮ膜１０３に開
口１０３ａが形成される。その後、レジストパターンを
除去する。
工程により、ＳｉＮ膜１０３上に、トレンチ素子分離領
域の形成領域に開口を有するレジストパターン（図示せ
ず）を形成した後、このレジストパターンをマスクとし
て、ＳｉＮ膜１０３をエッチングする。これにより、ト
レンチ素子分離領域の形成領域上のＳｉＮ膜１０３に開
口１０３ａが形成される。その後、レジストパターンを
除去する。
【０００５】次に、図４Ｃに示すように、ＳｉＮ膜１０
３をマスクとしてＳｉ基板１０１を３００〜４００ｎｍ
の深さまでエッチングすることにより、溝１０４を形成
する。
３をマスクとしてＳｉ基板１０１を３００〜４００ｎｍ
の深さまでエッチングすることにより、溝１０４を形成
する。
【０００６】次に、図４Ｄに示すように、熱酸化法によ
り、溝１０４の内壁に熱酸化膜１０５を形成する。
り、溝１０４の内壁に熱酸化膜１０５を形成する。
【０００７】次に、図５Ａに示すように、高密度プラズ
マＣＶＤ法により、溝１０４および開口１０３ａの内部
に埋め込むようにして、全面にＳｉＯ2 からなる埋め込
み酸化膜１０６を形成する。
マＣＶＤ法により、溝１０４および開口１０３ａの内部
に埋め込むようにして、全面にＳｉＯ2 からなる埋め込
み酸化膜１０６を形成する。
【０００８】次に、図５Ｂに示すように、化学機械研磨
（ＣＭＰ）法により、ＳｉＮ膜１０３上の埋め込み酸化
膜１０６を研磨し、除去することによって、溝１０４お
よび開口１０３ａの内部に埋め込み酸化膜１０６を残
す。
（ＣＭＰ）法により、ＳｉＮ膜１０３上の埋め込み酸化
膜１０６を研磨し、除去することによって、溝１０４お
よび開口１０３ａの内部に埋め込み酸化膜１０６を残
す。
【０００９】次に、図５Ｃに示すように、ホットリン酸
（Ｈ3 ＰＯ3 ）を用いたウェットエッチング法により、
ＳｉＮ膜１０３を除去した後、図６Ａに示すように、パ
ッド酸化膜１０２を除去し、Ｓｉ基板１０１上に犠牲酸
化膜１０７を形成し、所定のイオン注入などを行う。そ
して、図６Ｂに示すように、犠牲酸化膜１０７を除去し
た後、Ｓｉ基板１０１表面にゲート酸化膜１０８を形成
する。
（Ｈ3 ＰＯ3 ）を用いたウェットエッチング法により、
ＳｉＮ膜１０３を除去した後、図６Ａに示すように、パ
ッド酸化膜１０２を除去し、Ｓｉ基板１０１上に犠牲酸
化膜１０７を形成し、所定のイオン注入などを行う。そ
して、図６Ｂに示すように、犠牲酸化膜１０７を除去し
た後、Ｓｉ基板１０１表面にゲート酸化膜１０８を形成
する。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
ように、ホットリン酸を用いてＳｉＮ膜１０３を除去し
た後、パッド酸化膜１０２および犠牲酸化膜１０７を除
去し、ゲート酸化膜１０８を形成するまでに、希フッ酸
（ＨＦ）により埋め込み酸化膜１０６が後退していき、
特に、図６Ａ、図６Ｂに示すように、埋め込み酸化膜１
０６における溝１０４の端縁部の近傍の後退は大きく、
Ｓｉ基板１０１の上面より下に落ち込んでしまい、トレ
ンチ素子分離領域の上部に凹部１０９が形成されてしま
うという問題があった。
ように、ホットリン酸を用いてＳｉＮ膜１０３を除去し
た後、パッド酸化膜１０２および犠牲酸化膜１０７を除
去し、ゲート酸化膜１０８を形成するまでに、希フッ酸
（ＨＦ）により埋め込み酸化膜１０６が後退していき、
特に、図６Ａ、図６Ｂに示すように、埋め込み酸化膜１
０６における溝１０４の端縁部の近傍の後退は大きく、
Ｓｉ基板１０１の上面より下に落ち込んでしまい、トレ
ンチ素子分離領域の上部に凹部１０９が形成されてしま
うという問題があった。
【００１１】このように、トレンチ素子分離領域の上部
に凹部１０９が形成されてしまうと、トランジスタの製
造の際のゲート加工が困難になるとともに、電気特性に
キンクや逆狭チャネル効果が現れることが知られている
(Andres Bryant et al.,IEEEElectron Dev.(1993),A.H.
Perera et al., IEDM Tech.Digest.,679(1995))。
に凹部１０９が形成されてしまうと、トランジスタの製
造の際のゲート加工が困難になるとともに、電気特性に
キンクや逆狭チャネル効果が現れることが知られている
(Andres Bryant et al.,IEEEElectron Dev.(1993),A.H.
Perera et al., IEDM Tech.Digest.,679(1995))。
【００１２】そこで、この問題を回避するために、素子
分離のための溝を２段階でエッチングする方法(B.H Roh
et al. SSDM(1995)) や、側壁にイオン注入する方法な
どが考えられている(KIKUYO OHE et al.,IEEE Trensact
ion on Electron Device(1998)) 。ところが、このよう
な方法では工程が複雑になってしまうという別の問題が
生じてしまう。
分離のための溝を２段階でエッチングする方法(B.H Roh
et al. SSDM(1995)) や、側壁にイオン注入する方法な
どが考えられている(KIKUYO OHE et al.,IEEE Trensact
ion on Electron Device(1998)) 。ところが、このよう
な方法では工程が複雑になってしまうという別の問題が
生じてしまう。
【００１３】さらに、トレンチ素子分離領域の形成にお
いては、半導体素子の微細化が進むにつれて溝の幅をよ
り狭くする必要が生じるが、一方で、溝の幅を、リソグ
ラフィ技術における解像度の限界以下、すなわちレジス
トパターンにおける形成可能な開口幅以下にすることが
できないという問題もある。
いては、半導体素子の微細化が進むにつれて溝の幅をよ
り狭くする必要が生じるが、一方で、溝の幅を、リソグ
ラフィ技術における解像度の限界以下、すなわちレジス
トパターンにおける形成可能な開口幅以下にすることが
できないという問題もある。
【００１４】したがって、この発明の目的は、工程を複
雑化することなく、トレンチ素子分離領域の上部におけ
る溝の端縁部の近傍に凹部が形成されるのを防止するこ
とができるとともに、レジストパターンにおける形成可
能な開口幅以下の幅を有する溝を形成することができる
半導体装置の製造方法を提供することにある。
雑化することなく、トレンチ素子分離領域の上部におけ
る溝の端縁部の近傍に凹部が形成されるのを防止するこ
とができるとともに、レジストパターンにおける形成可
能な開口幅以下の幅を有する溝を形成することができる
半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、トレンチ素子分離領域を有する半導体
装置の製造方法において、基板上に研磨停止膜を形成す
る工程と、研磨停止膜に開口を形成する工程と、開口の
内周面にサイドウォールを形成する工程と、研磨停止膜
およびサイドウォールをマスクとして、基板に溝を形成
する工程と、サイドウォールを除去する工程と、溝およ
び開口の内部に埋め込むようにして、埋め込み絶縁膜を
形成する工程とを有することを特徴とするものである。
に、この発明は、トレンチ素子分離領域を有する半導体
装置の製造方法において、基板上に研磨停止膜を形成す
る工程と、研磨停止膜に開口を形成する工程と、開口の
内周面にサイドウォールを形成する工程と、研磨停止膜
およびサイドウォールをマスクとして、基板に溝を形成
する工程と、サイドウォールを除去する工程と、溝およ
び開口の内部に埋め込むようにして、埋め込み絶縁膜を
形成する工程とを有することを特徴とするものである。
【００１６】この発明において、研磨停止膜の存在によ
って基板に応力が生じる場合、その応力を緩和させるた
めに、典型的には、研磨停止膜を形成する前に、基板上
に応力緩衝膜を形成する。
って基板に応力が生じる場合、その応力を緩和させるた
めに、典型的には、研磨停止膜を形成する前に、基板上
に応力緩衝膜を形成する。
【００１７】この発明において、溝の端縁部への電界集
中を緩和するために、好適には、サイドウォールを除去
した後、溝および開口の内部に絶縁膜を埋め込む前に、
熱酸化法により基板の露出面に酸化膜を形成する。
中を緩和するために、好適には、サイドウォールを除去
した後、溝および開口の内部に絶縁膜を埋め込む前に、
熱酸化法により基板の露出面に酸化膜を形成する。
【００１８】この発明において、高アスペクト比の溝で
あっても良好な埋め込み特性を得るために、好適には、
埋め込み絶縁膜を、高密度プラズマ(high Density Plas
ma)化学気相成長（ＣＶＤ）法を用いて形成する。この
高密度プラズマＣＶＤ法による膜の形成の際には、例え
ば、ＥＣＲ(Electron Cyclotron Resonance)型、ＩＣＰ
(Inductively Couplled Plasma) 型、ＴＣＰ(Torocoida
l Couplled Plasma)型、ヘリコン(Helicon) 波型などの
高密度プラズマを発生させることが可能な化学気相成長
装置を用いることが可能である。
あっても良好な埋め込み特性を得るために、好適には、
埋め込み絶縁膜を、高密度プラズマ(high Density Plas
ma)化学気相成長（ＣＶＤ）法を用いて形成する。この
高密度プラズマＣＶＤ法による膜の形成の際には、例え
ば、ＥＣＲ(Electron Cyclotron Resonance)型、ＩＣＰ
(Inductively Couplled Plasma) 型、ＴＣＰ(Torocoida
l Couplled Plasma)型、ヘリコン(Helicon) 波型などの
高密度プラズマを発生させることが可能な化学気相成長
装置を用いることが可能である。
【００１９】上述のように構成されたこの発明による半
導体装置の製造方法によれば、基板上の研磨停止膜に形
成された開口の内周面にサイドウォールを形成し、これ
らの研磨停止膜およびサイドウォールをマスクとして基
板に溝を形成し、サイドウォールを除去した後、開口と
溝との内部に絶縁膜を埋め込んでいることにより、溝の
上部の端縁部を厚い埋め込み絶縁膜で形成することがで
きる。
導体装置の製造方法によれば、基板上の研磨停止膜に形
成された開口の内周面にサイドウォールを形成し、これ
らの研磨停止膜およびサイドウォールをマスクとして基
板に溝を形成し、サイドウォールを除去した後、開口と
溝との内部に絶縁膜を埋め込んでいることにより、溝の
上部の端縁部を厚い埋め込み絶縁膜で形成することがで
きる。
【００２０】
【発明の実施の形態】以下、この発明の一実施形態によ
る半導体装置の製造方法について図面を参照しながら説
明する。図１〜図３に、この一実施形態による半導体装
置の製造方法を示す。
る半導体装置の製造方法について図面を参照しながら説
明する。図１〜図３に、この一実施形態による半導体装
置の製造方法を示す。
【００２１】この発明の一実施形態による半導体装置の
製造方法においては、図１Ａに示すように、例えば熱酸
化法により、Ｓｉ基板１上にＳｉＯ2 膜からなるパッド
酸化膜２を形成する。このパッド酸化膜２は、後に形成
されるＳｉＮ膜とＳｉ基板１との間の応力を緩和するた
めの応力緩衝膜であり、その膜厚は例えば１０〜２０ｎ
ｍである。次に、例えばＣＶＤ法により、パッド酸化膜
２上にＳｉＮ膜３を形成する。ＳｉＮ膜３の膜厚は例え
ば１５０〜２００ｎｍである。
製造方法においては、図１Ａに示すように、例えば熱酸
化法により、Ｓｉ基板１上にＳｉＯ2 膜からなるパッド
酸化膜２を形成する。このパッド酸化膜２は、後に形成
されるＳｉＮ膜とＳｉ基板１との間の応力を緩和するた
めの応力緩衝膜であり、その膜厚は例えば１０〜２０ｎ
ｍである。次に、例えばＣＶＤ法により、パッド酸化膜
２上にＳｉＮ膜３を形成する。ＳｉＮ膜３の膜厚は例え
ば１５０〜２００ｎｍである。
【００２２】次に、図１Ｂに示すように、リソグラフィ
工程により、ＳｉＮ膜３上に、所望のトレンチ素子分離
領域の形成領域上にその形成領域よりも広い範囲の開口
を有するレジストパターン（図示せず）を形成した後、
このレジストパターンをマスクとして、ＳｉＮ膜３をエ
ッチングすることにより、開口３ａを形成する。このと
き、パッド酸化膜２もエッチングされるが、Ｓｉ基板１
がエッチングされない程度にパッド酸化膜２を残すよう
にする。その後、レジストパターンを除去する。
工程により、ＳｉＮ膜３上に、所望のトレンチ素子分離
領域の形成領域上にその形成領域よりも広い範囲の開口
を有するレジストパターン（図示せず）を形成した後、
このレジストパターンをマスクとして、ＳｉＮ膜３をエ
ッチングすることにより、開口３ａを形成する。このと
き、パッド酸化膜２もエッチングされるが、Ｓｉ基板１
がエッチングされない程度にパッド酸化膜２を残すよう
にする。その後、レジストパターンを除去する。
【００２３】次に、例えば、反応ガスとしてテトラエト
キシシラン（ＴＥＯＳ）ガスを用いたＣＶＤ法により、
全面にＳｉＯ2 膜４を形成する。このＳｉＯ2 膜４の膜
厚は例えば１００〜２００ｎｍである。
キシシラン（ＴＥＯＳ）ガスを用いたＣＶＤ法により、
全面にＳｉＯ2 膜４を形成する。このＳｉＯ2 膜４の膜
厚は例えば１００〜２００ｎｍである。
【００２４】次に、図１Ｃに示すように、例えば反応性
イオンエッチング（ＲＩＥ）法による全面エッチバック
を行うことにより、開口３ａの内周面にＳｉＯ2 からな
るサイドウォール５を形成する。
イオンエッチング（ＲＩＥ）法による全面エッチバック
を行うことにより、開口３ａの内周面にＳｉＯ2 からな
るサイドウォール５を形成する。
【００２５】次に、図１Ｄに示すように、ＳｉＮ膜３お
よびサイドウォール５をマスクとして、例えばＲＩＥ法
によりＳｉ基板１をエッチングすることによって、Ｓｉ
基板１に溝６を形成する。溝６の深さは例えば３００〜
４００ｎｍである。
よびサイドウォール５をマスクとして、例えばＲＩＥ法
によりＳｉ基板１をエッチングすることによって、Ｓｉ
基板１に溝６を形成する。溝６の深さは例えば３００〜
４００ｎｍである。
【００２６】次に、図２Ａに示すように、例えばウェッ
トエッチング法によりサイドウォール５を除去する。こ
のとき、パッド酸化膜２がサイドエッチングされ、パッ
ド酸化膜２の端がＳｉＮ膜３の下方まで後退する。
トエッチング法によりサイドウォール５を除去する。こ
のとき、パッド酸化膜２がサイドエッチングされ、パッ
ド酸化膜２の端がＳｉＮ膜３の下方まで後退する。
【００２７】次に、図２Ｂに示すように、例えば熱酸化
法により溝６の内壁に熱酸化膜７を形成する。この熱酸
化膜７の形成により溝６の端縁部（トレンチコーナー）
が丸まり、この部分への電界集中を緩和することができ
る。
法により溝６の内壁に熱酸化膜７を形成する。この熱酸
化膜７の形成により溝６の端縁部（トレンチコーナー）
が丸まり、この部分への電界集中を緩和することができ
る。
【００２８】次に、図２Ｃに示すように、例えばバイア
スＥＣＲ−ＣＶＤ法などの高密度プラズマＣＶＤ法によ
り、溝６および開口３ａの内部に埋め込むようにしてＳ
ｉＯ2 からなる埋め込み酸化膜８を形成する。この埋め
込み酸化膜８はエッジ部に堆積せずに溝６の底部とＳｉ
Ｎ膜３の上面とに堆積するため、埋め込み酸化膜８の最
終形状はエッジ部から傾斜した形状となる。さらに、溝
６の開口部を広げていることにより、Ｓｉ基板１とＳｉ
Ｎ膜３との界面にも良質な酸化膜が堆積する。
スＥＣＲ−ＣＶＤ法などの高密度プラズマＣＶＤ法によ
り、溝６および開口３ａの内部に埋め込むようにしてＳ
ｉＯ2 からなる埋め込み酸化膜８を形成する。この埋め
込み酸化膜８はエッジ部に堆積せずに溝６の底部とＳｉ
Ｎ膜３の上面とに堆積するため、埋め込み酸化膜８の最
終形状はエッジ部から傾斜した形状となる。さらに、溝
６の開口部を広げていることにより、Ｓｉ基板１とＳｉ
Ｎ膜３との界面にも良質な酸化膜が堆積する。
【００２９】次に、図２Ｄに示すように、例えばドライ
エッチング法によるエッチバックを行うことにより、Ｓ
ｉＮ膜３上の埋め込み酸化膜８を除去した後、例えばＣ
ＭＰ法によりＳｉＮ膜３を研磨停止膜として表面平坦化
を行う。
エッチング法によるエッチバックを行うことにより、Ｓ
ｉＮ膜３上の埋め込み酸化膜８を除去した後、例えばＣ
ＭＰ法によりＳｉＮ膜３を研磨停止膜として表面平坦化
を行う。
【００３０】次に、図３Ａに示すように、ホットリン酸
を用いたウェットエッチング法により、埋め込み酸化膜
８を残しつつＳｉＮ膜３を除去する。
を用いたウェットエッチング法により、埋め込み酸化膜
８を残しつつＳｉＮ膜３を除去する。
【００３１】次に、図３Ｂに示すように、パッド酸化膜
２をエッチング除去した後、犠牲酸化膜９を形成する。
このパッド酸化膜２のエッチング除去の際には、埋め込
み酸化膜８もエッチングされていき、特に角部がエッチ
ングされ、その表面形状は滑らかになる。
２をエッチング除去した後、犠牲酸化膜９を形成する。
このパッド酸化膜２のエッチング除去の際には、埋め込
み酸化膜８もエッチングされていき、特に角部がエッチ
ングされ、その表面形状は滑らかになる。
【００３２】次に、図３Ｃに示すように、所定のイオン
注入などを行った後、犠牲酸化膜９をエッチング除去
し、例えば熱酸化法によりゲート酸化膜１０を形成す
る。上述の犠牲酸化膜９のエッチングの際には、埋め込
み酸化膜８がエッチングされて膜減りし、ゲート酸化膜
１０の形成後にＳｉ基板１と埋め込み酸化膜８との表面
が平坦化される。これによって、トレンチ素子分離領域
１１が形成される。
注入などを行った後、犠牲酸化膜９をエッチング除去
し、例えば熱酸化法によりゲート酸化膜１０を形成す
る。上述の犠牲酸化膜９のエッチングの際には、埋め込
み酸化膜８がエッチングされて膜減りし、ゲート酸化膜
１０の形成後にＳｉ基板１と埋め込み酸化膜８との表面
が平坦化される。これによって、トレンチ素子分離領域
１１が形成される。
【００３３】その後、従来公知の方法により、例えば、
ゲート電極や配線などを形成することによって、例えば
トランジスタを有する半導体装置を製造する。
ゲート電極や配線などを形成することによって、例えば
トランジスタを有する半導体装置を製造する。
【００３４】以上説明したように、この一実施形態によ
れば、ＳｉＮ膜３のうちの、トレンチ素子分離領域の形
成領域より広い領域に開口３ａを形成し、開口３ａの内
周面にサイドウォール５を形成して、ＳｉＮ膜３とサイ
ドウォール５とをマスクとしてＳｉ基板１をエッチング
し、溝６を形成していることにより、開口３ａの開口幅
より狭い幅の溝６を形成することができる。そのため、
リソグラフィ技術における解像度限界より狭い幅を有す
るトレンチ素子分離領域を形成することができる。ま
た、サイドウォール５を除去した後、熱酸化法によりＳ
ｉ基板１の露出面に熱酸化膜７を形成していることによ
り、溝６の端縁部（トレンチコーナー）を丸めることが
でき、この部分への電界集中を緩和することができるの
で、リーク電流を低減することができる。また、サイド
ウォール５を除去した後に、開口３ａと溝６との内部に
埋め込み酸化膜８を埋め込んでいることにより、この埋
め込み酸化膜８が溝６の上部の端縁部で厚く形成される
ため、パッド酸化膜２および犠牲酸化膜９の除去の際
に、埋め込み酸化膜８のうちの溝６の端縁部に凹部が発
生するのを防止することができる。したがって、ゲート
加工が困難になるのを防止することができるとともに、
トランジスタの電気特性にキンクや逆狭チャネル効果が
現れるのを防止することができ、トランジスタなどの半
導体素子を安定して形成することができる。
れば、ＳｉＮ膜３のうちの、トレンチ素子分離領域の形
成領域より広い領域に開口３ａを形成し、開口３ａの内
周面にサイドウォール５を形成して、ＳｉＮ膜３とサイ
ドウォール５とをマスクとしてＳｉ基板１をエッチング
し、溝６を形成していることにより、開口３ａの開口幅
より狭い幅の溝６を形成することができる。そのため、
リソグラフィ技術における解像度限界より狭い幅を有す
るトレンチ素子分離領域を形成することができる。ま
た、サイドウォール５を除去した後、熱酸化法によりＳ
ｉ基板１の露出面に熱酸化膜７を形成していることによ
り、溝６の端縁部（トレンチコーナー）を丸めることが
でき、この部分への電界集中を緩和することができるの
で、リーク電流を低減することができる。また、サイド
ウォール５を除去した後に、開口３ａと溝６との内部に
埋め込み酸化膜８を埋め込んでいることにより、この埋
め込み酸化膜８が溝６の上部の端縁部で厚く形成される
ため、パッド酸化膜２および犠牲酸化膜９の除去の際
に、埋め込み酸化膜８のうちの溝６の端縁部に凹部が発
生するのを防止することができる。したがって、ゲート
加工が困難になるのを防止することができるとともに、
トランジスタの電気特性にキンクや逆狭チャネル効果が
現れるのを防止することができ、トランジスタなどの半
導体素子を安定して形成することができる。
【００３５】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の一実施形態に限定
されるものではなく、この発明の技術的思想に基づく各
種の変形が可能である。
的に説明したが、この発明は、上述の一実施形態に限定
されるものではなく、この発明の技術的思想に基づく各
種の変形が可能である。
【００３６】例えば、上述の一実施形態において挙げた
数値はあくまでも例に過ぎず、必要に応じてこれと異な
る数値を用いてもよい。
数値はあくまでも例に過ぎず、必要に応じてこれと異な
る数値を用いてもよい。
【００３７】また、例えば上述の一実施形態において
は、埋め込み酸化膜８の形成に、高密度プラズマＣＶＤ
法を用いたが、高密度プラズマＣＶＤ法以外の化学気相
成長法を用いることも可能である。
は、埋め込み酸化膜８の形成に、高密度プラズマＣＶＤ
法を用いたが、高密度プラズマＣＶＤ法以外の化学気相
成長法を用いることも可能である。
【００３８】
【発明の効果】以上説明したように、この発明によれ
ば、基板上の研磨停止膜に形成された開口の内周面にサ
イドウォールを形成し、これらの研磨停止膜およびサイ
ドウォールをマスクとして基板に溝を形成し、サイドウ
ォールを除去した後、開口と溝との内部に埋め込み絶縁
膜を埋め込んでいることにより、工程を複雑化すること
なく、トレンチ素子分離領域の上部における溝の端縁部
の近傍が基板上面より落ち込み凹部が形成されるのを防
止することができるとともに、レジストパターンにおい
て形成可能な開口幅以下の幅を有する溝を形成すること
ができる。
ば、基板上の研磨停止膜に形成された開口の内周面にサ
イドウォールを形成し、これらの研磨停止膜およびサイ
ドウォールをマスクとして基板に溝を形成し、サイドウ
ォールを除去した後、開口と溝との内部に埋め込み絶縁
膜を埋め込んでいることにより、工程を複雑化すること
なく、トレンチ素子分離領域の上部における溝の端縁部
の近傍が基板上面より落ち込み凹部が形成されるのを防
止することができるとともに、レジストパターンにおい
て形成可能な開口幅以下の幅を有する溝を形成すること
ができる。
【図１】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図４】従来技術による半導体装置の製造方法を説明す
るための断面図である。
るための断面図である。
【図５】従来技術による半導体装置の製造方法を説明す
るための断面図である。
るための断面図である。
【図６】従来技術による半導体装置の製造方法を説明す
るための断面図である。
るための断面図である。
１・・・Ｓｉ基板、２・・・パッド酸化膜、３・・・Ｓ
ｉＮ膜、３ａ・・・開口、５・・・サイドウォール、６
・・・溝、７・・・熱酸化膜、８・・・埋め込み酸化
膜、１０・・・ゲート酸化膜、１１・・・トレンチ素子
分離領域
ｉＮ膜、３ａ・・・開口、５・・・サイドウォール、６
・・・溝、７・・・熱酸化膜、８・・・埋め込み酸化
膜、１０・・・ゲート酸化膜、１１・・・トレンチ素子
分離領域
Claims (7)
- 【請求項１】 トレンチ素子分離領域を有する半導体装
置の製造方法において、 基板上に研磨停止膜を形成する工程と、 上記研磨停止膜に開口を形成する工程と、 上記開口の内周面にサイドウォールを形成する工程と、 上記研磨停止膜および上記サイドウォールをマスクとし
て、上記基板に溝を形成する工程と、 上記サイドウォールを除去する工程と、 上記溝および上記開口の内部に埋め込むようにして、埋
め込み絶縁膜を形成する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 上記研磨停止膜が窒化シリコン膜である
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 上記埋め込み絶縁膜が酸化シリコン膜で
あることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項４】 上記サイドウォールが酸化シリコンから
なることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項５】 上記サイドウォールを除去した後、上記
埋め込み絶縁膜を形成する前に、熱酸化法により上記基
板の露出面に酸化膜を形成するようにしたことを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項６】 上記埋め込み絶縁膜を高密度プラズマ化
学気相成長法により形成するようにしたことを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項７】 上記研磨停止膜を形成する前に、上記基
板上に応力緩衝膜を形成するようにしたことを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11010593A JP2000208613A (ja) | 1999-01-19 | 1999-01-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11010593A JP2000208613A (ja) | 1999-01-19 | 1999-01-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208613A true JP2000208613A (ja) | 2000-07-28 |
Family
ID=11754552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11010593A Pending JP2000208613A (ja) | 1999-01-19 | 1999-01-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208613A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030000132A (ko) * | 2001-06-22 | 2003-01-06 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리절연막 형성방법 |
| JP2003017598A (ja) * | 2001-07-04 | 2003-01-17 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR20050031624A (ko) * | 2003-09-30 | 2005-04-06 | 동부아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| US6939810B2 (en) | 2002-07-01 | 2005-09-06 | Fujitsu Limited | Method of forming isolation film |
| KR100595859B1 (ko) * | 2003-09-30 | 2006-06-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100600044B1 (ko) | 2005-06-30 | 2006-07-13 | 주식회사 하이닉스반도체 | 리세스게이트를 구비한 반도체소자의 제조 방법 |
-
1999
- 1999-01-19 JP JP11010593A patent/JP2000208613A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030000132A (ko) * | 2001-06-22 | 2003-01-06 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리절연막 형성방법 |
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| JP4672197B2 (ja) * | 2001-07-04 | 2011-04-20 | 株式会社東芝 | 半導体記憶装置の製造方法 |
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| KR20050031624A (ko) * | 2003-09-30 | 2005-04-06 | 동부아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| KR100595859B1 (ko) * | 2003-09-30 | 2006-06-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100600044B1 (ko) | 2005-06-30 | 2006-07-13 | 주식회사 하이닉스반도체 | 리세스게이트를 구비한 반도체소자의 제조 방법 |
| US7648878B2 (en) | 2005-06-30 | 2010-01-19 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with recess gate |
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