JP2994130B2 - 不揮発性メモリの特性評価用素子 - Google Patents
不揮発性メモリの特性評価用素子Info
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体不揮発性メモ
リ、特にシリコン窒化膜をメモリセルの一部に用いたフ
ローティングゲート型不揮発性メモリの特性評価用素子
の構造に関するものである。
リ、特にシリコン窒化膜をメモリセルの一部に用いたフ
ローティングゲート型不揮発性メモリの特性評価用素子
の構造に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば「ＶＬＳＩテクノロジー入門」発行所 平凡社
３８〜４０頁及び１５１〜１５３頁に記載されるものが
あった。
例えば「ＶＬＳＩテクノロジー入門」発行所 平凡社
３８〜４０頁及び１５１〜１５３頁に記載されるものが
あった。
【０００３】図２はかかる従来のフローティングゲート
型不揮発性メモリの特性評価用素子の一例を示す図であ
り、図２（ａ）はその平面図、図２（ｂ）は図２（ａ）
のＡ−Ａ線断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ線
断面図である。
型不揮発性メモリの特性評価用素子の一例を示す図であ
り、図２（ａ）はその平面図、図２（ｂ）は図２（ａ）
のＡ−Ａ線断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ線
断面図である。
【０００４】図において、１はシリコン主表面上に作ら
れた基板と反対型の導電性を有する活性領域、２は活性
領域を電気的に分離するための厚い約８０００Å程度の
シリコン酸化膜を示す。３は不揮発性メモリトランジス
タのゲート電極配線、４はフローティングゲート（多結
晶シリコン）、５はシリコン窒化膜、６はゲート電極で
ある。
れた基板と反対型の導電性を有する活性領域、２は活性
領域を電気的に分離するための厚い約８０００Å程度の
シリコン酸化膜を示す。３は不揮発性メモリトランジス
タのゲート電極配線、４はフローティングゲート（多結
晶シリコン）、５はシリコン窒化膜、６はゲート電極で
ある。
【０００５】更に、シリコン窒化膜５は図では番号で示
さないが、上下を酸化膜で挟んだ、謂ゆるサンドイッチ
構造になっている。７はシリコン主表面上を覆う気相成
長酸化膜（ＣＶＤ膜）であり、８はＣＶＤ膜に開口した
電極取り出し部である。９，１０，１１はアルミニウム
で形成した電極配線であり、９，１０は各々ＭＯＳトラ
ンジスタのソース・ドレインに接続され、１１はゲート
電極配線である。また、１２はＭＯＳトランジスタのゲ
ート酸化膜、１４はシリコン基板を示す。
さないが、上下を酸化膜で挟んだ、謂ゆるサンドイッチ
構造になっている。７はシリコン主表面上を覆う気相成
長酸化膜（ＣＶＤ膜）であり、８はＣＶＤ膜に開口した
電極取り出し部である。９，１０，１１はアルミニウム
で形成した電極配線であり、９，１０は各々ＭＯＳトラ
ンジスタのソース・ドレインに接続され、１１はゲート
電極配線である。また、１２はＭＯＳトランジスタのゲ
ート酸化膜、１４はシリコン基板を示す。
【０００６】この素子は、ＥＰＲＯＭであり、半導体集
積回路と同一ウエハ上に形成され、集積回路の製造工程
の良否、あるいは状態を判定するために用いられる。
積回路と同一ウエハ上に形成され、集積回路の製造工程
の良否、あるいは状態を判定するために用いられる。
【０００７】その動作を図３を用いて説明する。
【０００８】図３（ａ）に示すように、通常のＭＯＳＦ
ＥＴのゲート電極（これをコントロールゲートと呼んで
いる）とシリコン基板の間に、もう１つの電極を挿入し
た形となっている。この電極は電気的に周囲から完全に
絶縁されているためフローティング（浮遊）ゲートと呼
ばれる。この素子のゲートとドレインに、例えば２０Ｖ
という高電圧を印加すると、チャネルの中の電子は大き
なドレイン電界に引っぱられて高いエネルギーを持つよ
うになり、いくつかの高エネルギーを持った電子は、ゲ
ート酸化膜を飛び越えフローティングゲート中に入って
くる。こうして、フローティングゲート中に注入された
電子は１０年以上出ていかない。
ＥＴのゲート電極（これをコントロールゲートと呼んで
いる）とシリコン基板の間に、もう１つの電極を挿入し
た形となっている。この電極は電気的に周囲から完全に
絶縁されているためフローティング（浮遊）ゲートと呼
ばれる。この素子のゲートとドレインに、例えば２０Ｖ
という高電圧を印加すると、チャネルの中の電子は大き
なドレイン電界に引っぱられて高いエネルギーを持つよ
うになり、いくつかの高エネルギーを持った電子は、ゲ
ート酸化膜を飛び越えフローティングゲート中に入って
くる。こうして、フローティングゲート中に注入された
電子は１０年以上出ていかない。
【０００９】図３（ｂ）に示すように、電子の注入され
たセルのコントロールゲートには、 たとえ５Ｖの電圧を
かけても、その正電荷は注入された電子で打ち消されて
しまい、影響がシリコン基板表面まで到達しない。従っ
て、チャネルが形成されず、電流が流れない。これは、
このセルに「１」が書き込まれたことを意味する。
たセルのコントロールゲートには、 たとえ５Ｖの電圧を
かけても、その正電荷は注入された電子で打ち消されて
しまい、影響がシリコン基板表面まで到達しない。従っ
て、チャネルが形成されず、電流が流れない。これは、
このセルに「１」が書き込まれたことを意味する。
【００１０】しかし、フローティングゲートに電子が注
入されていないと、図３（ｃ）に示すように、コントロ
ールゲートの電荷の影響がシリコン基板上に及び、チャ
ネルが形成され電流が流れる。これがデータ「０」に相
当する。
入されていないと、図３（ｃ）に示すように、コントロ
ールゲートの電荷の影響がシリコン基板上に及び、チャ
ネルが形成され電流が流れる。これがデータ「０」に相
当する。
【００１１】このように、メモリセルのゲートに５Ｖを
印加した時、電流が流れるか、流れないかで、「０」，
「１」を記憶している。なお、データを消去するには、
フローティングゲート中の電子を外に出してやる必要が
あるが、これは紫外線を照射して、電子に酸化膜を飛び
越えるのに必要なエネルギーを与えることにより行な
う。
印加した時、電流が流れるか、流れないかで、「０」，
「１」を記憶している。なお、データを消去するには、
フローティングゲート中の電子を外に出してやる必要が
あるが、これは紫外線を照射して、電子に酸化膜を飛び
越えるのに必要なエネルギーを与えることにより行な
う。
【００１２】
【発明が解決しようとする課題】しかしながら、上記構
成の層間絶縁膜にシリコン窒化膜を含む構造の素子で
は、製造工程の途中でフローティングゲート中に注入さ
れた電荷の一部が、シリコン窒化膜中に捕獲されやす
く、その後の紫外線照射で簡単には電荷を除去できなく
なるという欠点があった。
成の層間絶縁膜にシリコン窒化膜を含む構造の素子で
は、製造工程の途中でフローティングゲート中に注入さ
れた電荷の一部が、シリコン窒化膜中に捕獲されやす
く、その後の紫外線照射で簡単には電荷を除去できなく
なるという欠点があった。
【００１３】製造工程中の電荷注入例としては、例えば
アルミニウムのドライエッチング工程がある。この工程
は、通常ＣＣｌ4 やＢＣｌ3 を含んだ塩素系のガスを用
いて、リアクティブイオンエッチング法により行なわれ
るが、ウエハ表面とエッチング装置の高周波電力が印加
される電極との間には電位差が発生し、その電位差は数
１０Ｖ以上に達することもある（上記先行文献参照）。
アルミニウムのドライエッチング工程がある。この工程
は、通常ＣＣｌ4 やＢＣｌ3 を含んだ塩素系のガスを用
いて、リアクティブイオンエッチング法により行なわれ
るが、ウエハ表面とエッチング装置の高周波電力が印加
される電極との間には電位差が発生し、その電位差は数
１０Ｖ以上に達することもある（上記先行文献参照）。
【００１４】この電位差のために、フローティングゲー
ト中に電荷が注入され、その一部は更にシリコン窒化膜
中又はシリコン窒化膜とシリコン酸化膜の界面のエネル
ギー準位中に捕獲されてしまう。この電荷はその後の紫
外線照射では除去され難く、結果的に、捕獲された電荷
量のバラツキに対応した素子特性のバラツキとなって現
れてしまうか、又は、安定化させるためには、より長時
間の紫外線照射を行なわなければならないといった問題
点があった。
ト中に電荷が注入され、その一部は更にシリコン窒化膜
中又はシリコン窒化膜とシリコン酸化膜の界面のエネル
ギー準位中に捕獲されてしまう。この電荷はその後の紫
外線照射では除去され難く、結果的に、捕獲された電荷
量のバラツキに対応した素子特性のバラツキとなって現
れてしまうか、又は、安定化させるためには、より長時
間の紫外線照射を行なわなければならないといった問題
点があった。
【００１５】本発明は、以上述べた工程途中での電荷の
過度のシリコン窒化膜中への注入による素子特性のバラ
ツキを低減させ、また、素子特性を安定化させるための
紫外線照射時間を短縮するために、ゲート電極配線をＰ
−Ｎ接合を介してシリコン基板と接触させることによ
り、フローティングゲート型不揮発性メモリの特性のモ
ニタに優れた不揮発性メモリの特性評価用素子を提供す
ることを目的とする。
過度のシリコン窒化膜中への注入による素子特性のバラ
ツキを低減させ、また、素子特性を安定化させるための
紫外線照射時間を短縮するために、ゲート電極配線をＰ
−Ｎ接合を介してシリコン基板と接触させることによ
り、フローティングゲート型不揮発性メモリの特性のモ
ニタに優れた不揮発性メモリの特性評価用素子を提供す
ることを目的とする。
【００１６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体基板主表面に、所定の膜厚の第１
の絶縁膜が形成された活性領域と前記第１の絶縁膜の膜
厚より厚い膜厚の絶縁膜が形成された不活性領域とにお
いて、前記活性領域の所定領域の、前記第１の絶縁膜上
にフローティングゲート、窒化膜を含む絶縁膜及びゲー
ト電極が順に積層形成された構造を用いる不揮発性メモ
リと、周囲を前記不活性領域で囲まれて前記所定領域と
分離された前記活性領域の前記半導体基板内主表面近傍
に形成され、該半導体基板と反対導電型を有する拡散層
と、該拡散層及び前記ゲート電極に開口部を介して接続
されるゲート電極配線とを有することを特徴とする不揮
発性メモリの特性評価用素子にある。
成するために、半導体基板主表面に、所定の膜厚の第１
の絶縁膜が形成された活性領域と前記第１の絶縁膜の膜
厚より厚い膜厚の絶縁膜が形成された不活性領域とにお
いて、前記活性領域の所定領域の、前記第１の絶縁膜上
にフローティングゲート、窒化膜を含む絶縁膜及びゲー
ト電極が順に積層形成された構造を用いる不揮発性メモ
リと、周囲を前記不活性領域で囲まれて前記所定領域と
分離された前記活性領域の前記半導体基板内主表面近傍
に形成され、該半導体基板と反対導電型を有する拡散層
と、該拡散層及び前記ゲート電極に開口部を介して接続
されるゲート電極配線とを有することを特徴とする不揮
発性メモリの特性評価用素子にある。
【００１７】
【作用】本発明は、上記のように、フローティングゲー
ト構造を有し、かつ、層間絶縁膜としてシリコン窒化膜
のような、トラップ準位を多く持つ絶縁膜を用いた不揮
発性メモリ素子において、ゲート電極配線をＰ−Ｎ接合
を介してシリコン基板と接触させるようにする。
ト構造を有し、かつ、層間絶縁膜としてシリコン窒化膜
のような、トラップ準位を多く持つ絶縁膜を用いた不揮
発性メモリ素子において、ゲート電極配線をＰ−Ｎ接合
を介してシリコン基板と接触させるようにする。
【００１８】したがって、ゲート電極とシリコン基板と
の間の電位差は、ゲート電極配線がＰ−Ｎ接合を介して
シリコン基板と接触しているため、その接合降伏電圧で
決まる値以上にはならないため、フローティングゲート
に高い電位が与えられることがなくなり、過度の電荷が
フローティングゲート及び層間絶縁膜中に注入されるこ
とがなくなる。
の間の電位差は、ゲート電極配線がＰ−Ｎ接合を介して
シリコン基板と接触しているため、その接合降伏電圧で
決まる値以上にはならないため、フローティングゲート
に高い電位が与えられることがなくなり、過度の電荷が
フローティングゲート及び層間絶縁膜中に注入されるこ
とがなくなる。
【００１９】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
【００２０】図１は本発明の実施例を示すフローティン
グゲート型不揮発性メモリの特性評価用素子の一例を示
す図であり、図１（ａ）はその平面図、図１（ｂ）は図
１（ａ）のＡ−Ａ線の断面図、図１（ｃ）は図１（ａ）
のＢ−Ｂ線の断面図である。なお、図において、従来例
を示す図２と同じものについては、同じ番号を付して、
その説明は省略している。
グゲート型不揮発性メモリの特性評価用素子の一例を示
す図であり、図１（ａ）はその平面図、図１（ｂ）は図
１（ａ）のＡ−Ａ線の断面図、図１（ｃ）は図１（ａ）
のＢ−Ｂ線の断面図である。なお、図において、従来例
を示す図２と同じものについては、同じ番号を付して、
その説明は省略している。
【００２１】この実施例においては、ゲート電極６とフ
ローティングゲート４間に形成される層間絶縁膜として
のシリコン窒化膜５を含む複数の膜を用いるフローティ
ングゲート型不揮発性メモリ素子において、シリコン基
板１４と、そのシリコン基板１４の主表面上に形成さ
れ、そのシリコン基板１４と反対導電型を有する拡散層
１０１と、その拡散層１０１に開口部１０８を介して接
続されるゲート電極配線１１とを設け、ゲート電極配線
１１をシリコン基板１４とＰ−Ｎ接合を介して接触させ
るようにしている。
ローティングゲート４間に形成される層間絶縁膜として
のシリコン窒化膜５を含む複数の膜を用いるフローティ
ングゲート型不揮発性メモリ素子において、シリコン基
板１４と、そのシリコン基板１４の主表面上に形成さ
れ、そのシリコン基板１４と反対導電型を有する拡散層
１０１と、その拡散層１０１に開口部１０８を介して接
続されるゲート電極配線１１とを設け、ゲート電極配線
１１をシリコン基板１４とＰ−Ｎ接合を介して接触させ
るようにしている。
【００２２】次に、この構造を得るための工程を順を追
って説明する。
って説明する。
【００２３】まず、シリコン基板上に通常用いられるＬ
ＯＣＯＳ法により、活性領域１，１０１と非活性領域２
とを形成する。
ＯＣＯＳ法により、活性領域１，１０１と非活性領域２
とを形成する。
【００２４】次に、シリコン基板全体を８５０℃で、ｗ
ｅｔ酸素雰囲気で１０分間酸化し、ゲート酸化膜１２を
約１６０Å形成する。
ｅｔ酸素雰囲気で１０分間酸化し、ゲート酸化膜１２を
約１６０Å形成する。
【００２５】次に、減圧ＣＶＤ法により、多結晶シリコ
ンを約１５００Åの厚さでウエハ全面に被着した後、イ
オン注入法により、多結晶シリコンに電導性を持たせる
ため不純物を注入する。イオン注入の例としては不純物
はリンであり、注入加速エネルギーは３０ＫｅＶ、注入
量は８．２５Ｅ１５ｉｏｎｓ／ｃｍ2 程度が適当であ
る。
ンを約１５００Åの厚さでウエハ全面に被着した後、イ
オン注入法により、多結晶シリコンに電導性を持たせる
ため不純物を注入する。イオン注入の例としては不純物
はリンであり、注入加速エネルギーは３０ＫｅＶ、注入
量は８．２５Ｅ１５ｉｏｎｓ／ｃｍ2 程度が適当であ
る。
【００２６】次に、多結晶シリコンを図１（ａ）に斜線
で示した領域を含んでＡ−Ａ方向にストライプ状に残す
ように、ホトリソエッチング処理を行なう。
で示した領域を含んでＡ−Ａ方向にストライプ状に残す
ように、ホトリソエッチング処理を行なう。
【００２７】次に、多結晶シリコン表面を、１０００℃
でＮ2 ガスで希釈された酸素雰囲気（希釈率Ｏ2 ：Ｎ2
＝１：１８）で、約５分酸化することにより、１２０Å
の薄い酸化膜を形成する。
でＮ2 ガスで希釈された酸素雰囲気（希釈率Ｏ2 ：Ｎ2
＝１：１８）で、約５分酸化することにより、１２０Å
の薄い酸化膜を形成する。
【００２８】次に、ＬＰＣＶＤ法により、シリコン窒化
膜を全面に約１５０Å形成する。
膜を全面に約１５０Å形成する。
【００２９】次に、１０００℃のｗｅｔ酸素雰囲気中
で、１２０分間シリコン窒化膜表面を酸化し、約１００
Åのシリコン酸化膜を形成する。
で、１２０分間シリコン窒化膜表面を酸化し、約１００
Åのシリコン酸化膜を形成する。
【００３０】次に、ＬＰＣＶＤ法により、第２の多結晶
シリコンを約３０００Å形成する。
シリコンを約３０００Å形成する。
【００３１】次に、ＰＯＣｌ3 法により、８８０℃で多
結晶シリコン中にリンを拡散する。
結晶シリコン中にリンを拡散する。
【００３２】次に、通常のホトリソエッチングにより、
第２の多結晶シリコンから順番に第１の多結晶シリコン
まで、所望の形状にエッチング除去して、ゲート電極配
線３を形成する。
第２の多結晶シリコンから順番に第１の多結晶シリコン
まで、所望の形状にエッチング除去して、ゲート電極配
線３を形成する。
【００３３】次に、シリコンウエハ全体を９５０℃の酸
素雰囲気中で酸化することにより、露出しているシリコ
ン表面に約１００Åの薄い酸化膜を形成した後、イオン
注入法により、自己整合的にヒ素イオンを注入し、９０
０℃の窒素雰囲気中でアニールを行なうことにより、ソ
ース・ドレインの拡散層を形成する。イオン注入の条件
は、例えば加速エネルギー６０ＫｅＶ、打込み量は４Ｅ
１５ｉｏｎｓ／ｃｍ2程度である。また、この時、拡散
層１０１にも同様に不純物が注入され、基板と反対型の
導電性を持つ。
素雰囲気中で酸化することにより、露出しているシリコ
ン表面に約１００Åの薄い酸化膜を形成した後、イオン
注入法により、自己整合的にヒ素イオンを注入し、９０
０℃の窒素雰囲気中でアニールを行なうことにより、ソ
ース・ドレインの拡散層を形成する。イオン注入の条件
は、例えば加速エネルギー６０ＫｅＶ、打込み量は４Ｅ
１５ｉｏｎｓ／ｃｍ2程度である。また、この時、拡散
層１０１にも同様に不純物が注入され、基板と反対型の
導電性を持つ。
【００３４】次に、ＬＰＣＶＤ法により、例えばＢＰＳ
Ｇ膜を８０００Å被着した後、通常のホトリソ・エッチ
ングにより、接触孔を開口し、次いで、スパッタ法によ
り、アルミニウムを被着する。通常アルミニウム中に
は、１％程度のシリコンが含有されることが多い。
Ｇ膜を８０００Å被着した後、通常のホトリソ・エッチ
ングにより、接触孔を開口し、次いで、スパッタ法によ
り、アルミニウムを被着する。通常アルミニウム中に
は、１％程度のシリコンが含有されることが多い。
【００３５】次に、ホトリソ・エッチングにより、アル
ミニウムをエッチング除去する。
ミニウムをエッチング除去する。
【００３６】次に、４００℃の水素雰囲気中で約２０分
間アニールすることにより、アルミニウムと拡散層との
オーミック接触を形成する。
間アニールすることにより、アルミニウムと拡散層との
オーミック接触を形成する。
【００３７】なお、ここで、アルミニウムはその合金、
例えば、アルミ・シリコン・カッパーであってもよい。
例えば、アルミ・シリコン・カッパーであってもよい。
【００３８】また、前記シリコン基板との接触をゲート
電極を形成する多結晶シリコン又はそのポリサイドで直
接行なうようにしてもよい。
電極を形成する多結晶シリコン又はそのポリサイドで直
接行なうようにしてもよい。
【００３９】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００４０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ゲート電極とシリコン基板との間の電位差は、
ゲート電極配線がＰ−Ｎ接合を介してシリコン基板と接
触しているため、その接合降伏電圧で決まる値以上には
ならない。
よれば、ゲート電極とシリコン基板との間の電位差は、
ゲート電極配線がＰ−Ｎ接合を介してシリコン基板と接
触しているため、その接合降伏電圧で決まる値以上には
ならない。
【００４１】したがって、フローティングゲートに高い
電位が与えられることがなくなり、過度の電荷がフロー
ティングゲート及び層間絶縁膜中に注入されることがな
くなる。
電位が与えられることがなくなり、過度の電荷がフロー
ティングゲート及び層間絶縁膜中に注入されることがな
くなる。
【００４２】従って、特性の安定化を図ることができ、
また紫外線照射時間も短縮することができる。
また紫外線照射時間も短縮することができる。
【図１】本発明の実施例を示すフローティングゲート型
不揮発性メモリ素子の特性評価用素子の一例を示す図で
ある。
不揮発性メモリ素子の特性評価用素子の一例を示す図で
ある。
【図２】従来のフローティングゲート型不揮発性メモリ
の特性評価用素子の一例を示す図である。
の特性評価用素子の一例を示す図である。
【図３】従来のＥＰＲＯＭの動作説明図である。
４ フローティングゲート ５ シリコン窒化膜 ６ ゲート電極 １１ ゲート電極配線 １４ シリコン基板 １０１ 拡散層 １０８ 開口部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 29/788 H01L 29/792 H01L 27/115
Claims (1)
- 【請求項１】 半導体基板主表面に、所定の膜厚の第１
の絶縁膜が形成された活性領域と前記第１の絶縁膜の膜
厚より厚い膜厚の絶縁膜が形成された不活性領域とにお
いて、 （ａ）前記活性領域の所定領域の、前記第１の絶縁膜上
にフローティングゲート、窒化膜を含む絶縁膜及びゲー
ト電極が順に積層形成された構造を用いる不揮発性メモ
リと、 （ｂ）周囲を前記不活性領域で囲まれて前記所定領域と
分離された前記活性領域の前記半導体基板内主表面近傍
に形成され、該半導体基板と反対導電型を有する拡散層
と、 （ｃ）該拡散層及び前記ゲート電極に開口部を介して接
続されるゲート電極配線とを有することを特徴とする不
揮発性メモリの特性評価用素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051975A JP2994130B2 (ja) | 1992-03-11 | 1992-03-11 | 不揮発性メモリの特性評価用素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051975A JP2994130B2 (ja) | 1992-03-11 | 1992-03-11 | 不揮発性メモリの特性評価用素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259469A JPH05259469A (ja) | 1993-10-08 |
| JP2994130B2 true JP2994130B2 (ja) | 1999-12-27 |
Family
ID=12901871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4051975A Expired - Fee Related JP2994130B2 (ja) | 1992-03-11 | 1992-03-11 | 不揮発性メモリの特性評価用素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2994130B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030025315A (ko) * | 2001-09-20 | 2003-03-29 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 제조방법 |
-
1992
- 1992-03-11 JP JP4051975A patent/JP2994130B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05259469A (ja) | 1993-10-08 |
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